[实用新型]一种大容量DRAM芯片存储阵列结构无效
| 申请号： | 201120086615.2 | 申请日： | 2011-03-29 |
| 公开（公告）号： | CN202042191U | 公开（公告）日： | 2011-11-16 |
| 发明（设计）人： | 亚历山大;段会福 | 申请（专利权）人： | 山东华芯半导体有限公司 |
| 主分类号： | G11C5/02 | 分类号： | G11C5/02;G11C11/413 |
| 代理公司： | 西安智邦专利商标代理有限公司 61211 | 代理人： | 徐平 |
| 地址： | 250101 山东省济南市高*** | 国省代码： | 山东;37 |
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| 摘要： | 本实用新型旨在提供一种大容量DRAM芯片存储阵列结构，以实现芯片扩容时，尽可能减小封装体积。该DRAM芯片存储结构包括多个存储单元阵列以及相应的行译码器电路、列译码器电路和总控制电路；每个存储单元阵列沿位线方向分为上、下两组存储单元阵列模块，其中，下存储单元阵列模块的行模块数量为上存储单元阵列模块的行模块数量的一半；所述列译码器电路主要设置于上、下两组存储单元阵列模块之间。通过对DRAM芯片中存储单元阵列的构成及摆放的改进，并辅以对总控制电路和行、列译码器电路的改进，简单并且有效的解决了大容量DRAM芯片面积受封装限制的问题。 | ||
| 搜索关键词： | 一种 容量 dram 芯片 存储 阵列 结构 | ||
【主权项】：
一种大容量DRAM芯片存储阵列结构，包括多个存储单元阵列以及相应的行译码器电路、列译码器电路和总控制电路；其特征在于：每个存储单元阵列沿位线方向分为上、下两组存储单元阵列模块，其中，下存储单元阵列模块的行模块数量为上存储单元阵列模块的行模块数量的一半；所述列译码器电路主要设置于上、下两组存储单元阵列模块之间。
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