[实用新型]一种基于FPGA的AT96总线控制器IP核

摘要

一种基于FPGA的AT96总线控制器IP核，它是由AT96总线接口模块、AT96总线控制器状态机模块、FIFO缓存模块、局部总线控制模块、局部总线接口模块和功能配置模块组成，AT96总线接口模块一端连接到AT96总线接口卡上，另一端与AT96总线控制器状态机模块连接；AT96总线控制器状态机模块连接到FIFO缓存模块上，FIFO缓存模块又与局部总线控制模块连接，而局部总线控制模块连接到局部总线接口模块，功能配置模块与后四个模块都有连接。本实用新型在通讯设备及应用技术领域里具有显著的经济效益和良好的应用前景。

主权项

本发明一种基于FPGA的AT96总线控制器IP核，其特征在于：它是由AT96总线接口模块、AT96总线控制器状态机模块、FIFO缓存模块、局部总线控制模块、局部总线接口模块和功能配置模块组成，AT96总线接口模块一端连接到AT96总线接口卡上，另一端与AT96总线控制器状态机模块连接；AT96总线控制器状态机模块与FIFO缓存模块连接，而FIFO缓存模块又与局部总线控制模块连接；而局部总线控制模块连接到局部总线接口模块，功能配置模块与AT96总线控制器状态机模块、FIFO缓存模块、局部总线控制模块及局部总线接口模块都有连接；所述AT96总线接口模块是由FPGA内部的输入输出缓冲器IOB组成，包括输入缓冲器即Input Buffer，输出缓冲器即Output Buffer、输入输出双向缓冲器即InOut Buffer及3态缓冲器即Tri State Buffer，它们彼此之间相互连接；所述AT96总线控制器状态机模块是由FPGA内部逻辑实现的一个有限状态机即FSM组成的，该有限状态机在时钟的节拍下，根据输入到状态机的控制信号及外部的状态信号，实现各状态功能之间的跳转，在不同状态下，状态机输出相应功能的控制信号和指示信号；所述FIFO缓存模块是由FPGA内部的查找表即Look Up Table，LUT和寄存器REG组成的，他们之间相互关联；它具有两组总线端口，分别为输入总线端口和输出总线端口；每组总线端口包括时钟、地址、数据、控制信号及状态信号，他们之间的时序关系有严格定义；所述局部总线控制模块是由FPGA内部逻辑资源实现的一个与CPU进行交互数据的控制器模块，其根据与它相连接的FIFO缓存模块发出的控制和状态信号，发送控制信号操作FIFO缓存模块的输入输出总线端口，再根据CPU总线的访问信号，将数据发送到局部总线上或从局部总线上采样出来；所述局部总线接口模块的组成与AT96总线接口模块的组成相同，也是由FPGA内部的输入输出缓冲器IOB组成；所述功能配置模块是由FPGA内部的一组寄存器组成。