[实用新型]一种变速率变路数数字分路装置

摘要

本实用新型公开了一种变速率变路数数字分路装置，包括：输入数据缓冲输出器、输入控制信号解析模块、输入数据缓存输出控制模块、滤波器系数存储器、滤波器系数输出控制模块、FFT变换模块、系数调整模块和乘累加模块。采用本实用新型实现了对低速变速率、变路数的多载波数字分路设备的通用设计。

主权项

一种变速率变路数数字分路装置，其特征在于包括：输入数据缓冲输出器、输入控制信号解析模块、输入数据缓存输出控制模块、滤波器系数存储器、滤波器系数输出控制模块、乘累加模块、FFT变换模块和系数调整模块。输入控制信号解析模块，接收输入的分路阶数控制字N、抽取因子控制字M和原型滤波器系数长度L；输出分路阶数控制字N、抽取因子控制字M、每组原型滤波器长度Q，其中，L＝Q*N；输入数据缓冲输出控制模块，根据分路阶数控制字N、抽取因子控制字M以及每组原型滤波器长度Q，产生控制输入数据缓冲输出器的读地址信号，其中，M、N、Q分别控制每个分路输出数据产生的间隔，多相的个数和参与每组多相滤波的数据点的个数；并将产生的乘累加输出控制标志信号flag_mac和FFT变换间隔标志信号flag_ifft分别输出到乘累加模块；其中，当输入数据缓冲器，每产生Q个多相输入数据，就输出一个flag_mac标志信号；每产生N个flag_mac标志信号就产生一个flag_ifft信号；输入数据缓冲输出器，将接收的输入采样数据进行缓存，并根据接收到的读地址信号将采样数据分组后的多相输入数据输出到乘累加模块；滤波器系数输出控制模块，根据输入控制信号解析模块产生的分路阶数控制字N和每组原型滤波器长度Q，产生输出到滤波器系数存储器的读地址信号；滤波器系数存储器，根据接收到的由滤波器系数输出控制模块产生的读地址信号将存储的滤波器系数分组输出到乘累加模块；乘累加模块，利用滤波器系数存储器输出的滤波器系数和输入的每组原型滤波器长度Q、乘累加输出控制标志信号flag_mac对输入数据缓冲输出模块输出的多相输入数据进行乘累加处理；并将乘累加处理后获得的IFFT变换输入信号和接收到的FFT变换间隔标志信号flag_ifft输出到可变阶数FFT变换模块；可变阶数FFT变换模块，将接收到的FFT变换间隔标志信号flag_ifft作为IFFT变换开始标志信号，并在分路个数信号控制下，对从乘累加模块输入的IFFT变换输入信号进行分路处理后，将获得的IFFT变换输出信号和输出到系数调整模块；系数调整模块，在接收到IFFT变换输出有效指示信号时，利用接收到分路阶数控制字N和抽取因子控制字M对可变阶数FFT变换模块输入的IFFT变换输出信号进行移相后将形成的数字分路信号输出。