[实用新型]一种基于塑包链感应耦合的水下数据收发装置

摘要

本实用新型涉及一种基于塑包链感应耦合的水下数据收发装置。现有水下通信装置成本高、操作困难。本实用新型包括电源电路、信号处理电路、发送电路、接收电路和磁电耦合环；电源电路给信号处理电路提供+3.3伏电源，给接收电路提供+5伏和-5伏电源，信号处理电路与外部通信，信号处理电路给发送电路提供调制后的发送信号，发送电路将调制后的发送信号送给磁电耦合环发送，磁电耦合环将感应信号送给接收电路，经过接收电路处理后进入信号处理电路，信号处理电路将最终解调出来的数据信息通过RS-232串口接口标准与外部通信。本实用新型体积小、成本低、功耗低，具有安全、灵活等特点，使用中不存在漏水的影响，可实现水下长距离通信。

主权项

一种基于塑包链感应耦合的水下数据收发装置, 包括电源电路、信号处理电路、发送电路、接收电路和磁电耦合环，其特征在于：所述的电源电路包含一个一级电源转换芯片、两个二级电源转换芯片、四个钽电容、三个瓷片电容、两个二极管、一个稳压管、电感和保险丝；保险丝的一端作为输入端与9～35伏电压源输入相连，另一端分别与第一二极管的阳极、稳压管的阴极连接，第一二极管的阴极与一级电源转换芯片的1脚、第一钽电容的正极连接，一级电源转换芯片的2脚与第二二极管的阴极、电感的一端连接，电感的另一端与一级电源转换芯片的4脚、第二钽电容的正极连接，稳压管的阳极、第二二极管的阳极、第一钽电容的负极、第二钽电容的负极、一级电源转换芯片的3脚和5脚接地，第二钽电容的正极作为+5伏电源输出端；第一二级电源转换芯片的2脚、第二二级电源转换芯片的1脚、第一瓷片电容的一端、第三钽电容的正极分别与第二钽电容的正极连接，第二瓷片电容的两端分别与第一二级电源转换芯片的3脚和5脚连接，第一二级电源转换芯片的1脚与第三瓷片电容的一端连接，作为‑5伏电源输出端，第一瓷片电容的另一端、第三瓷片电容的另一端、第一二级电源转换芯片的4脚接地；第二二级电源转换芯片的3脚与第四钽电容的正极连接，作为+3.3伏电源输出端，第三钽电容的负极、第四钽电容的负极、第二二级电源转换芯片的2脚接地；所述的信号处理电路包括CPLD芯片、电平转换芯片、仿真调试接口、复位按键、晶振、五个滤波电容、六个瓷片电容、七个电阻；五个滤波电容并联后的一端接电源电路的+3.3伏电源输出端，并联后的另一端接地，CPLD芯片的9脚、19脚、25脚、46脚、56脚、64脚、82脚、90脚、100脚、116脚、126脚、136脚接电源电路的+3.3伏电源输出端，CPLD芯片的10脚、17脚、26脚、47脚、54脚、65脚、83脚、92脚、99脚、115脚、128脚、135脚接地；电平转换芯片的6脚与第四瓷片电容的一端连接，第四瓷片电容的另一端接地，第五瓷片电容的两端分别与电平转换芯片的4脚和5脚连接，第六瓷片电容的两端分别与电平转换芯片的1脚和3脚连接，第七瓷片电容的一端与电平转换芯片的2脚连接，第七瓷片电容的另一端、电平转换芯片的16脚与电源电路的+3.3伏电源输出端连接，电平转换芯片的15脚接地，电平转换芯片的12脚连接CPLD芯片的3脚，电平转换芯片的11脚连接CPLD芯片的4脚，电平转换芯片的13脚作为数据输入脚、14脚作为数据输出脚；第一电阻的一端与仿真调试接口的1脚、CPLD芯片的35脚连接，第二电阻的一端与仿真调试接口的3脚、CPLD芯片的36脚连接，第三电阻的一端与仿真调试接口的5脚、CPLD芯片的33脚连接，第四电阻的一端与仿真调试接口的9脚、CPLD芯片的34脚连接，第一电阻的另一端、仿真调试接口的2脚和10脚接地，第二电阻的另一端、第三电阻的另一端、第四电阻的另一端、仿真调试接口的4脚与电源电路的+3.3伏电源输出端连接；复位按键的一端与第五电阻的一端、第八瓷片电容的一端、CPLD芯片的61脚连接，第五电阻的另一端与电源电路的+3.3伏电源输出端连接，复位按键的另一端和第八瓷片电容的另一端接地；晶振的3脚与第六电阻的一端、第七电阻的一端连接，第六电阻的另一端与CPLD芯片的91脚连接，第七电阻的另一端、第九瓷片电容的一端、晶振的4脚与电源电路的+3.3伏电源输出端连接，第九瓷片电容的另一端、晶振的2脚接地；所述的发送电路包括第八电阻和第三二极管，第八电阻的一端与信号处理电路中的CPLD芯片的93脚连接，第八电阻的另一端与第三二极管的阳极连接；所述的磁电耦合环包括漆包线圈和铁氧体磁环；所述的铁氧体磁环为两个等径的半圆环对接构成的圆环形磁环，两个半圆环对接处留有间隙；所述的漆包线圈为缠绕而构成的线圈，漆包线圈套在铁氧体磁环中的一个半圆环上，漆包线圈的一个接线头接地，另一个接线头与第三二极管D4的阴极连接；所述的接收电路包括四个运算放大芯片、一个比较芯片、十四个电阻、五个瓷片电容和一个聚丙烯电容；聚丙烯电容的一端与第一运算放大芯片的3脚和第三二极管D4的阴极连接，作为接受信号输入端，聚丙烯电容的另一端接地，第一运算放大芯片的2脚与第九电阻的一端、第十电阻的一端连接，第九电阻的另一端接地，第十电阻的另一端与第一运算放大芯片的6脚、第十一电阻的一端连接，第一运算放大芯片的4脚与电源电路的‑5伏电源输出端连接、7脚与电源电路的+5伏电源输出端连接；第十一电阻的另一端与第十二电阻的一端、第十瓷片电容的一端、第十一瓷片电容的一端连接，第十二电阻的另一端接地，第十瓷片电容的另一端、十三电阻的一端、十四电阻的一端与第二运算放大芯片的6脚连接，第十一瓷片电容的另一端、十三电阻的另一端与第二运算放大芯片的2脚连接，第二运算放大芯片的3脚接地、4脚与电源电路的‑5伏电源输出端连接、7脚与电源电路的+5伏电源输出端连接；第十四电阻的另一端与第十五电阻的一端、第十二瓷片电容的一端、第十三瓷片电容的一端连接，第十五电阻的另一端接地，第十二瓷片电容的另一端、第十六电阻的一端与第三运算放大芯片的6脚连接，第十三瓷片电容的另一端、第十六电阻的另一端与第三运算放大芯片的2脚连接，第三运算放大芯片的3脚接地、4脚与电源电路的‑5伏电源输出端连接、7脚与电源电路的+5伏电源输出端连接；第四运算放大芯片的3脚与第三运算放大芯片的6脚连接，第十七电阻的一端、第十八电阻的一端与第四运算放大芯片的2脚连接，第十七电阻的另一端接地，第十八电阻的另一端、第十九电阻的一端与第四运算放大芯片的6脚连接，第四运算放大芯片的4脚与电源电路的‑5伏电源输出端连接、7脚与电源电路的+5伏电源输出端连接；第十九电阻的另一端和第十四瓷片电容的一端与比较芯片的3脚连接，第十四瓷片电容的另一端接地，比较芯片的8脚和第二十电阻的一端与电源电路的+5伏电源输出端连接，比较芯片的1脚和第二十电阻的另一端与第二十一电阻的一端连接，第二十一电阻的另一端与第二十二电阻的一端连接，作为接受信号经过接受电路的输出端，该信号输出端与信号处理电路中的CPLD芯片的103脚连接，第二十二电阻的另一端接地，比较芯片的2脚、4脚、5脚和6脚接地。