[实用新型]一种钟控异步先入先出FIFO存储器的读字线控制电路有效
| 申请号： | 201120578511.3 | 申请日： | 2011-12-30 |
| 公开（公告）号： | CN202736496U | 公开（公告）日： | 2013-02-13 |
| 发明（设计）人： | 史江一;李志文;王勇 | 申请（专利权）人： | 西安国能科技有限公司 |
| 主分类号： | G11C11/4094 | 分类号： | G11C11/4094 |
| 代理公司： | 西安吉盛专利代理有限责任公司 61108 | 代理人： | 张培勋 |
| 地址： | 710068 陕西省西安*** | 国省代码： | 陕西;61 |
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| 摘要： | 本实用新型涉及一种存储器，特别是一种钟控异步先入先出FIFO存储器，用于集成电路芯片中不同时钟域间的数据缓冲。包括：双端口随机静态存储器SRAM、SRAM的写字线控制单元、SRAM的读字线控制单元、标志单元，所述的读字线控制单元包含第二寄存器链D2和第二组与门A2；第二寄存器链由第五寄存器D20、第六寄存器D21、第七寄存器D22和第八寄存器D23首尾相连构成，第二组与门A2由第五与门A20、第六与门A21、第七与门A22和第八与门A23构成。 | ||
| 搜索关键词： | 一种 异步 先入先出 fifo 存储器 读字线 控制电路 | ||
【主权项】：
一种钟控异步先入先出FIFO存储器，其特征是：包括：双端口随机静态存储器SRAM、SRAM的写字线控制单元、SRAM的读字线控制单元、标志单元，所述的读字线控制单元包含第二寄存器链D2和第二组与门A2；第二寄存器链由第五寄存器D20、第六寄存器D21、第七寄存器D22和第八寄存器D23首尾相连构成，第二组与门A2由第五与门A20、第六与门A21、第七与门A22和第八与门A23构成；第五寄存器D20的输出连接至第六寄存器D21的数据输入端，第六寄存器D21的输出连接至第七寄存器D22的数据输入端，第七寄存器D22的输出连接至第八寄存器D23的数据输入端，第八寄存器D23的输出连接至第五寄存器D20的数据输入端；外部输入写时钟rclk经过非门I02反相后和外部输入写使能ren信号经过与门A02相与生成读门控时钟信号rclk_gated。
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