[发明专利]用于消除具有多个存储器存取的DSP/处理器中的存储缓冲器的架构和方法有效
| 申请号： | 201180052455.2 | 申请日： | 2011-11-01 |
| 公开（公告）号： | CN103189838B | 公开（公告）日： | 2016-11-09 |
| 发明（设计）人： | 詹特星·肯·林;阿贾伊·阿南特·英格尔;伊新·A·郭;保罗·道格拉斯·巴塞特 | 申请（专利权）人： | 高通股份有限公司 |
| 主分类号： | G06F9/38 | 分类号： | G06F9/38;G06F9/30 |
| 代理公司： | 北京律盟知识产权代理有限责任公司 11287 | 代理人： | 宋献涛 |
| 地址： | 美国加利*** | 国省代码： | 美国;US |
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| 摘要： | 一种用于控制对存储器的系统存取的方法和设备，其包含接收第一和第二指令，以及评估两个指令是否可在架构上完成。当至少一个指令不能在架构上完成时，延迟两个指令。当两个指令可在架构上完成且至少一者为写入指令时，调整所述存储器的写入控制以考虑评估延迟。所述评估延迟可足以评估两个指令是否可在架构上完成。可将所述评估延迟输入到所述存储器的所述写入控制而不是读取控制。可调整所述存储器的预充电时钟以考虑所述评估延迟。评估两个指令是否可在架构上完成可包含确定用于每一指令的数据是否位于高速缓冲存储器中，以及所述指令是否为存储器存取指令。 | ||
| 搜索关键词： | 用于 消除 具有 存储器 存取 dsp 处理器 中的 存储 缓冲器 架构 方法 | ||
【主权项】：
一种用于控制对存储器的系统存取的方法，其包括：接收第一处理器指令和第二处理器指令；评估所述第一和第二处理器指令是否可在架构上完成；当所述第一和第二处理器指令中的至少一者是写入指令并且不能在架构上完成时，延迟所述第一和第二处理器指令两者；当所述第一和第二处理器指令两者都可在架构上完成且所述第一和第二处理器指令中的至少一者为写入指令时，调整所述存储器的时钟信号以考虑评估延迟。
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