[发明专利]半导体集成电路及其设计方法和半导体芯片有效
| 申请号： | 201210027062.2 | 申请日： | 2012-02-08 |
| 公开（公告）号： | CN102638250A | 公开（公告）日： | 2012-08-15 |
| 发明（设计）人： | 川越政邦 | 申请（专利权）人： | 拉碧斯半导体株式会社 |
| 主分类号： | H03K5/06 | 分类号： | H03K5/06;G06F17/50 |
| 代理公司： | 北京集佳知识产权代理有限公司 11227 | 代理人： | 李伟;阎文君 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 本发明涉及半导体集成电路及其设计方法和半导体芯片。在锁存电路的数据输入端子和数据位的供给源之间具有第1延迟部和第2延迟部，第1延迟部通过串联连接与时钟信号路径中所包含的逻辑元件的个数相同数目个的逻辑元件而构成，该时钟信号路径位于时钟信号的供给源以及锁存电路的时钟输入端子之间；第2延迟部具有与布线延迟时间相同长度的延迟时间，该布线延迟时间与时钟信号路径中的布线的布线长度相对应。从而，能够提供一种用简单的设计、小规模的构成抑制时钟脉冲相位差的半导体集成电路。 | ||
| 搜索关键词： | 半导体 集成电路 及其 设计 方法 芯片 | ||
【主权项】：
一种半导体集成电路，其包含有与时钟信号同步地取入数据位的锁存电路，其特征在于，具备：延迟电路，其被连接于上述数据位的供给源以及上述锁存电路的数据输入端子之间；以及时钟信号路径，其将上述时钟信号从上述时钟信号的供给源传输至上述锁存电路的时钟输入端子，上述延迟电路具备第1延迟部，该第1延迟部通过串联连接与上述时钟信号路径中所包含的上述逻辑元件的个数相同数目个的该逻辑元件而构成；以及第2延迟部，其具有与布线延迟时间相同长度的延迟时间，该布线延迟时间与上述时钟信号路径中的布线的布线长度相对应。
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