[发明专利]一种加法链优化的方法和采用该加法链的集成电路无效
申请号: | 201210037741.8 | 申请日: | 2012-02-17 |
公开(公告)号: | CN103259523A | 公开(公告)日: | 2013-08-21 |
发明(设计)人: | 樊平;耿嘉 | 申请(专利权)人: | 京微雅格(北京)科技有限公司 |
主分类号: | H03K19/02 | 分类号: | H03K19/02 |
代理公司: | 北京亿腾知识产权代理事务所 11309 | 代理人: | 陈霁 |
地址: | 100473 北京市大兴区北京*** | 国省代码: | 北京;11 |
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摘要: | 本发明实施例提供一种加法链的优化方法和优化后的加法链。该方法包括下列步骤:在加法链的映射后网表中查找在查找表的至少一个输入端之前的逻辑电路;其中所述加法链包括查找表,异或门和多路选择器,查找表的第一输入端和多路选择器的一个输入端共享输入信号;将所述逻辑电路吸收到该查找表中。本发明实施例在面积利用率方面提高,资源数减少,延迟也有所改变。 | ||
搜索关键词: | 一种 加法 优化 方法 采用 集成电路 | ||
【主权项】:
一种加法链的优化方法,包括下列步骤:在加法链的映射后网表中查找在查找表的至少一个输入端之前的逻辑电路;其中所述加法链包括查找表,异或门和多路选择器,查找表的第一输入端和多路选择器的一个输入端共享输入信号;将所述逻辑电路吸收到该查找表中。
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