[发明专利]同步数据处理系统和方法有效
| 申请号： | 201210042210.8 | 申请日： | 2012-02-22 |
| 公开（公告）号： | CN102708074A | 公开（公告）日： | 2012-10-03 |
| 发明（设计）人： | 普拉卡什·马克瓦纳;普拉布约特·辛格 | 申请（专利权）人： | 飞思卡尔半导体公司 |
| 主分类号： | G06F13/16 | 分类号： | G06F13/16 |
| 代理公司： | 中原信达知识产权代理有限责任公司 11219 | 代理人： | 刘光明;穆德骏 |
| 地址： | 美国得*** | 国省代码： | 美国;US |
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| 摘要： | 本发明提供一种同步数据处理系统和方法。一种同步数据处理系统包括：用于存储数据的存储器模块和耦合至存储器模块的存储器控制器。存储器控制器包括接收输入时钟信号并将反相的时钟信号传输给存储器模块的时钟反相器。反相的时钟信号在到达存储器模块从而作为存储器时钟信号之前引起第一传输延迟。写数据缓冲器耦合至存储器模块。写数据缓冲器响应于输入时钟信号将数据传输给存储器模块。异步先入先出(ASYNC FIFO)缓冲器耦合到存储器模块。ASYNC FIFO缓冲器响应于通过将存储器时钟信号反馈至ASYNC FIFO缓冲器而产生的反馈信号从存储器模块读取数据。 | ||
| 搜索关键词： | 同步 数据处理系统 方法 | ||
【主权项】：
一种同步数据处理系统，包括：用于存储数据的存储器模块；耦合至所述存储器模块的存储器控制器，其中，所述存储器控制器包括：接收输入时钟信号并将反相的时钟信号提供给所述存储器模块的时钟反相器，其中，所述反相的时钟信号在到达所述存储器模块从而作为存储器时钟信号之前引起第一传输延迟；耦合至所述存储器模块的写数据缓冲器，其中，所述写数据缓冲器响应于所述输入时钟信号将数据提供给所述存储器模块；以及耦合到所述存储器模块的异步先入先出(ASYNC FIFO)缓冲器，其中所述ASYNC FIFO缓冲器响应于通过将所述存储器时钟信号反馈至所述ASYNC FIFO缓冲器而产生的反馈信号，从所述存储器模块读取数据。
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