[发明专利]基于PCI总线单路接收解调器性能测试系统

摘要

本发明公开了一种基于PCI总线单路接收解调器性能测试系统，该测试系统包括接收信号输入输出电路，所述接收信号输入输出电路连接设置有FPGA的测试接口信号逻辑电路，FPGA连接有FPGA逻辑信息静态存储电路，所述测试接口信号逻辑电路连接PCI协议接口电路，所述计算机上设置有PCI插槽，所述PCI协议接口电路与计算机连接，PCI协议接口电路还连接有PCI接口配置电路。本发明的基于PCI总线单路接收解调器性能测试系统，大幅度提高了单路接收解调器调试速度，缩短了单路接收解调器开发周期，提高了电路板的集成度和系统的性能。

主权项

基于PCI总线单路接收解调器性能测试系统，其特征在于，该系统包括接收信号输入输出电路，所述接收信号输入输出电路连接设置有FPGA的测试接口信号逻辑电路，所述测试接口信号逻辑电路连接PCI协议接口电路，所述PCI协议接口电路连接设置有PCI插槽的计算机，所述PCI协议接口电路还连接有PCI接口配置电路，所述PCI接口配置电路对PCI协议接口电路的PCI配置寄存器和本地配置寄存器进行配置，所述PCI协议接口电路为测试接口信号逻辑电路提供高性能的PCI总线接口，所述测试接口信号逻辑电路通过PCI总线接口与计算机进行通信，所述测试接口信号逻辑电路还与FPGA逻辑信息静态存储电路连接；利用该基于PCI总线单路接收解调器的性能测试系统进行性能测试，首先在将解调电路的逻辑信息写入计算机中，进行仿真，验证逻辑关系是否正确，能够通过编译则该逻辑信息，反之该逻辑信息不正确；将仿真正确后的逻辑信息进行综合后仿真，输入时钟信号，观察仿真结果；仿真结果正确后进行布局布线，并验证布局布线是否正确，输入时钟信号，观察仿真结果；若仿真结果正确，将布局布线后生成的文件通过加载至测试接口信号逻辑电路的FPGA中，通过接收信号输入输出电路输入信号至FPGA解调，利用仿真软件测量输入输出电路的数字信号的交换，观察解调后输出信号与仿真结果是否一致，验证实际工作时逻辑信息是否正确；若正确，则将逻辑时序信息从FPGA中加载至FPGA逻辑信息静态存储电路存储。