[发明专利]实现二维离散余弦变换的CMOS图像传感器

摘要

本发明涉及微电子学的集成电路设计领域和数字图像编码压缩领域。为提供一种新型的可实现2D-DCT的CMOS图像传感器结构，使2D-DCT在获取图像的同时完成，与传统处理流程相比，在不降低图像传感质量的基础上，减少由于额外使用的2D-DCT模块引入的面积和功耗，本发明采取的技术方案是，一种实现二维离散余弦变换的CMOS图像传感器，由像素阵列、读出电路、开关电容阵列、多路选择器MUX、可编程增益放大器DPGA、模数转换器ADC以及控制时序电路组成，还包括：开关电容阵列，模拟累加器；模数转换器ADC内增设有开关控制模块2、寄存器2、电容通路、数字加法器。本发明主要应用于图像传感器编码压缩。

主权项

一种实现二维离散余弦变换的CMOS图像传感器，由像素阵列、读出电路、多路选择器MUX、可编程增益放大器DPGA、模数转换器ADC以及控制时序电路组成，其特征是：在读出电路后增加与像素阵列同尺寸的开关电容阵列，用来存放经过读出电路相关双采样消除固定模式噪声、复位噪声后的图像数据，供后续电路多次采样使用；还设置有开关控制模块3、寄存器1、开关控制模块1、电容阵列，开关控制模块1通过积分器输出到开关控制模块3，开关控制模块3、寄存器1、开关控制模块1、电容阵列与可编程增益放大器DPGA构成模拟累加器；模数转换器ADC内增设有开关控制模块2、寄存器2、电容通路、数字加法器；像素阵列第1行即m＝0行像素通过读出电路存放在开关电容阵列中，在控制时序电路的clk的控制下，通过多路选择器MUX把存放在开关电容阵列中的图像数据传给模拟累加器，此时开关控制模块3打开来自多路选择器MUX输入信号与电容阵列的通路，关断积分器与电容阵列的通路，同时，通过寄存器1控制开关控制模块1中的开关选择对应的电容阵列中电容值，通过积分器完成m＝0行的N个像素与v＝0，n＝0，1，2，……，N‑1的对应列系数的相乘并累加，得出的行累加结果同时传递给M个模数转换器ADC；在每一个模数转换器ADC进行模数转换之前完成行累加结果与各自行系数u＝0，1，2…，M‑1，m＝0的相乘，具体是：在控制时序电路的clkplus高电平的时候把m＝0行的行累加结果通过开关控制模块3再次传递给电容阵列，进行电容复用，此时，开关控制模块3打开行累加结果与电容阵列的通路，关闭来自多路选择器MUX输入信号与电容阵列的通路，通过寄存器2控制开关控制模块2，使得信号在进入每一个模数转换器ADC之前选择各自行系数，u＝0，1，2…，M‑1，m＝0对应的电容通路，同时完成m＝0行累加结果与M个行系数的乘法，得到m＝0的M个行系数分量，这M个行系数分量同时进行9bit模数转换，第一位是符号位，把转换完的M个行系数分量的数字码在控制时序电路clkreg高电平时存入模数转换器的ADC寄存器中，在控制时序电路clkadd高电平时传递给数字加法器，等待与后续结果相加；当m＝0的行累加结果传递给电容阵列进行复用后，多路选择器MUX继续从读出电路的开关电容阵列逐个采样m＝1行的各个像素并传递给模拟累加器进行像素与列系数的相乘与累加，当控制时序电路clkplus高电平的时候得到m＝1的行累加结果，重复m＝0行系数分量的求得过程求得m＝1的行系数分量，当clkadd为高电平时与m＝0的行系数分量相加，重复上述过程，依次在控制时序电路clkadd为高电平时，在数字加法器中累加m＝2，3，…，M‑1的行系数分量，当累加完M个行系数分量时，列级ADC进行数字输出，同时得到u＝0，1，…，M‑1，v＝0的2D‑DCT系数；当多路选择器MUX遍历一次M×N的像素阵列后，得到u＝0，1，…，M‑1，v＝0的2D‑DCT系数，MUX再次依次遍历N‑1次M×N的像素阵列，得出全部2D‑DCT系数。