[发明专利]半导体结构及其制造方法有效
申请号: | 201210135261.5 | 申请日: | 2012-05-02 |
公开(公告)号: | CN103383914A | 公开(公告)日: | 2013-11-06 |
发明(设计)人: | 董立军;陈大鹏 | 申请(专利权)人: | 中国科学院微电子研究所 |
主分类号: | H01L21/28 | 分类号: | H01L21/28;H01L21/336;H01L29/423;H01L29/08;H01L29/78 |
代理公司: | 北京汉昊知识产权代理事务所(普通合伙) 11370 | 代理人: | 朱海波 |
地址: | 100029 *** | 国省代码: | 北京;11 |
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摘要: | 本发明提供一种半导体结构及其制造方法。通过沟道重建使得源/漏区(110)位于侧墙(240)两侧的部分的顶部高于栅堆叠结构和侧墙(240)的底部,并且所述源/漏区(110)在所述栅堆叠结构和侧墙(240)的底部之下横向扩展超过侧墙(240),达到所述栅堆叠结构的正下方,从而获得抬高源漏MOSFET。本发明大量减少工艺步骤,提高效率并降低成本。 | ||
搜索关键词: | 半导体 结构 及其 制造 方法 | ||
【主权项】:
一种半导体结构的制造方法,该方法包括以下步骤:a)提供衬底(100);b)在所述衬底(100)上形成伪栅堆叠以及源/漏区(110);所述伪栅堆叠至少包括伪栅极(210);所述源/漏区(110)位于所述伪栅堆叠的两侧并延展至所述伪栅堆叠的正下方;c)形成覆盖所述衬底、源/漏区以及伪栅堆叠的层间介质层(300);d)去除所述层间介质层(300)的一部分以暴露所述伪栅堆叠;e)去除所述伪栅堆叠,以及位于所述伪栅堆叠正下方的衬底的一部分,以形成开口(230);所述开口(230)的正下方保留部分源/漏区;f)形成附着于所述开口(230)内侧壁的侧墙(240);g)在开口(230)底部形成栅介质层(250)并填充导电材料(260),形成栅堆叠结构。
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H01 基本电气元件
H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造
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