[发明专利]适于HEVC标准的变换编码器

摘要

本发明公开了一种适于HEVC标准的变换编码器，主要解决现有技术中的变换块大小不一致、乘法器使用过多的问题。其包括一维DCT/DST模块(1)、转置缓冲模块(2)和顶层控制单元(3)；一维DCT/DST模块(1)采用统一的HEVC变换编码架构，结合蝶形结构和矩阵乘法阵列，实现资源选择共享；转置缓冲模块(2)利用寄存器间的路径延迟和存储器不同的存储和读取顺序，以高效简便地完成数据的转置操作；顶层控制单元产生一维DCT/DST模块和转置缓冲模块的复位和使能信号，控制一维DCT/DST模块对输入数据进行一维行变换，并控制转置缓冲模块将变换结果进行转置后输出至一维DCT/DST模块完成一维列变换。本发明具有结构简单规整，复用度高，易于集成电路实现的优点，可实现高吞吐的变换编码。

主权项

一种适于HEVC标准的变换编码器，包括一维DCTDST模块（1）、转置缓冲模块（2）和顶层控制单元（3），一维DCT/DST模块（1）用于完成HEVC标准中的各种一维变换，转置缓冲模块（2）用于完成数据的转置操作，即将按行输入的行变换结果按列输出，顶层控制模块（3）用于产生一维DCT/DST模块（1）和转置缓冲模块（2）的复位和使能信号，控制一维DCT/DST模块（1）对输入的原始数据进行一维行变换，并产生控制信号控制转置缓冲模块（2）接收一维DCT/DST模块（1）的行变换结果，在所有行数据处理完成之后，控制转置缓冲模块（2）将转置后的结果输回一维DCT/DST模块（1）进行一维列变换，其特征在于：所述一维DCT/DST模块（1），包括：蝶形运算单元（4），用于完成数据间的加减操作，将输入数据首尾两两相加、相减的结果送入多路选择器（6）；类蝶形运算单元（5），用于完成4点DST变换输入数据间的相加、相减和延迟的操作，并将结果送入矩阵乘法器阵列（7）；多路选择器（6），根据变换类型和当前状态，对蝶形运算单元（4）输入的运算结果进行选择，输出至矩阵乘法器阵列（7）；矩阵乘法器阵列（7），包含两组输入：一组输入4个数据，另一组输入16个数据，用于完成将输入的4个数据分别与另一组输入的4组4个系数的相乘操作，将得到16个乘积送入相加移位器（8）；相加移位器（8），用于将矩阵乘法器阵列（7）输入的运算结果进行相加、移位；所述的转置缓冲模块（2），完成对一维DCT/DST模块（1）行变换结果的转置操作，它包含寄存器阵列转置子模块（9）和RAM存取转置子模块（10），该寄存器阵列转置子模块（9），采用寄存器阵列结构，利用每个寄存器的不同路径延迟、不同的输入输出方向和寄存器区域完成非32点数据转置操作；该RAM存取转置子模块（10）采用8组RAM地址存取结构，通过控制各个RAM的输入输出地址，完成32点数据的转置操作。