[发明专利]一种基于FPGA硬件DFT递推的同步相量计算方法

摘要

本发明涉及的是一种基于FPGA硬件DFT递推的同步相量计算方法，其通过CPU对FPGA进行配置，FPGA在1PPS信号同步下控制AD完成采样过程，并采用周期DFT运算+递推DFT运算来消除递推DFT运算的累计误差；复杂的相量补偿算法则由CPU完成。FPGA和CPU一起配合完成同步相量的采集运算补偿过程，即利用FPGA的高速并行计算能力，又利用CPU灵活的浮点运算功能。由于耗时较长的递推DFT运算已经由FPGA完成，CPU负荷较小，保证了CPU通信响应的实时性，从而提高了PMU的通信可靠性。

主权项

一种基于FPGA硬件DFT递推的同步相量计算方法，其特征在于，包括以下步骤：（1）FPGA和CPU在硬件上采用并行总线相连接，FPGA的中断信号连接到CPU的外部中断引脚，FPGA通过并行总线控制AD芯片；（2）CPU对FPGA进行配置，指定系统额定频率、每周波采样点数N、相量计算周期Tk、递推DFT的原始系数；（3）FPGA在外部标准秒脉冲（1PPS）信号进行校准后，得出同步于外部1PPS信号的内部1PPS‘信号；（4）FPGA在内部1PPS‘信号的同步下进行采样，并进行DFT递推运算和序分量计算，在指定相量计算周期Tk到达后，打上精确的绝对时间标签，将计算结果存入指定缓冲区，供CPU读取；所述的DFT递推运算公式为： Ac 1 ( k ) = Ac 1 ( k - 1 ) + 2 N [ x ( k ) - x ( k - 1 ) ] cos ( 2 * k * Pi N ) As 1 ( k ) = As 1 ( k - 1 ) + 2 N [ x ( k ) - x ( k - 1 ) ] sin ( 2 * k * Pi N ) Ac1(k)：第k次递推基波相量实部As1(k)：第k次递推基波相量虚部N：每周波采样点数x(k)：采样缓冲区中的第k个采样点所述的序分量计算公式如下：U1r=Uar‑(Ubr+Ucr)*0.5+(Ucm‑Ubm)*0.866U1m=Uam‑(Ubm+Ucm)*0.5+(Ubr‑Ucr)*0.866U2r=Uar‑(Ubr+Ucr)*0.5+(Ubm‑Ucm)*0.866U2m=Uam‑(Ubm+Ucm)*0.5‑(Ubr‑Ucr)*0.866U0r=(Uar+Ubr+Ucr)/3U0m=(Uam+Ubm+Ucm)/3Uar,Ubr,Ucr UA,UB,UC相量的实部Uam,Ubm,Ucm UA,UB,UC相量的实部U1r,U2r,U0r正序（U1）,负序（U2）,零序（U0）相量的实部U1m,U2m,U0m正序（U1）,负序（U2）,零序（U0）相量的实部（5）FPGA在1PPS信号之后进行一次N点DFT运算，并使用其结果作为第N+1点递推DFT的初值；所述的DFT运算的公式如下： Ac 1 ′ = Σ j = 0 N - 1 x ( j ) cos ( 2 * j * Pi N ) As 1 ′ = Σ j = 0 N - 1 x ( j ) sin ( 2 * j * Pi N ) Ac1'：1PPS信号之后一周波DFT运算的基波相量实部As1'：1PPS信号之后一周波DFT运算的基波相量虚部x(0)…x(N‑1)：每个1PPS脉冲后一周波的采样数据所述的1PPS信号之后的第N+1点递推DFT的公式如下： Ac 1 ( k ) = Ac 1 ′ + 2 N [ x ( k ) - x ( k - 1 ) ] cos ( 2 * k * Pi N ) As 1 ( k ) = As 1 ′ + 2 N [ x ( k ) - x ( k - 1 ) ] sin ( 2 * k * Pi N ) Ac1(k)：第k次递推基波相量实部As1(k)：第k次递推基波相量虚部Ac1'：1PPS信号之后一周波DFT运算的基波相量实部As1'：1PPS信号之后一周波DFT运算的基波相量虚部（6）CPU响应FPGA中断，读出采样数据和DFT递推结果，根据正序相量计算频率，再根据频率判断是否启用相量补偿算法；CPU响应FPGA中断，读出采样数据和DFT递推结果，根据正序相量计算频率，再根据频率判断是否启用相量补偿算法；所述的频率计算公式如下： f = f 0 + Δθ 2 * π * Tk Δθ：Tk时间内的基波正序电压相量的相位变化量f0：系统额定频率（50Hz或60Hz）f：系统实际频率Tk：相量计算间隔时间所述的相量补偿算法公式如下： F ′ * sin ( πΔf 50 ) N * sin ( πΔf 50 N ) e 2 π * Δf * j 50 N i N：每周波采样点数Δf：系统频率与额定频率的偏离量F'：原始的相量值F：补偿后的相量值。