[发明专利]一种基于AOS的星载数据处理系统

摘要

本发明提供一种基于AOS的星载数据处理系统，该系统可实现对星载数据的动态处理，使其可适应星上数据源的动态变化。该系统包括1553B总线接口、1394A总线接口、数据源低压差分信号（Low-Voltage Differential Signaling，LVDS）接口、固存LVDS接口、CPU控制模块、FPGA、时钟单元及高速串行模块；所述FPGA包括四个数据缓存器、组帧及格式化模块、虚拟信道动态调度模块、里德-索洛门（Reed-Solomon，RS）信道编码模块、伪随机化模块以及帧同步模块。本发明在虚拟信道动态调度模块上事先存储有各类数据的优先级和紧迫度，根据优先级和紧迫度对接收的数据进行动态调度，使得本发明数据处理系统能适应星上数据源动态变化的需要。

主权项

一种基于AOS的星载数据处理系统，其特征在于，包括1553B总线接口、1394A总线接口、数据源LVDS接口、固存LVDS接口、CPU控制模块、FPGA、时钟单元及高速串行模块；所述FPGA包括四个数据缓存器、组帧及格式化模块、虚拟信道动态调度模块、RS信道编码模块、伪随机化模块以及帧同步模块；上述各器件之间的连接关系为：1553B总线接口和1394A总线接口分别与CPU控制模块相连；CPU控制模块、1394A总线接口、数据源LVDS接口以及固存LVDS接口分别一对一连接FPGA内四个数据缓存器中的一个；FPGA内数据缓存器、组帧及格式化模块、虚拟信道动态调度模块、RS信道编码模块、伪随机化模块以及帧同步模块顺次连接，且帧同步模块进一步与高速串行模块相连；所述时钟单元分别与CPU控制模块和FPGA相连；其中，时钟单元为CPU控制模块和FPGA上的各功能模块提供工作时钟；CPU控制模块用于控制1553B总线接口和1394A总线接口的初始化、工作模式的切换及参数采集；1553B总线接口在CPU控制模块的控制下，接收由1553B总线传输过来的第一类数据，并通过CPU控制模块传输给FPGA上的第一数据缓存器；1394A总线接口在CPU控制模块的控制下，接收由1394A总线传输过来的第二类数据，并传输给FPGA上的第二数据缓存器；数据源LVDS接口接收外部传输过来的第三类数据，并传输给FPGA上的第三数据缓存器；固存LVDS接口接收外部传输过来的第四类数据，并传输给FPGA上的第四数据缓存器；数据缓存器将接收的数据传输给组帧及格式化模块；组帧及格式化模块对4路数据缓存器传输过来的数据进行组帧，并将组好 的帧数据传输给虚拟信道动态调度模块；虚拟信道动态调度模块上事先存储有各类数据的优先级和紧迫度，其判断组帧及格式化模块传输过来数据的类型，根据各类型数据对应的紧迫度和优先级的高低对接收的数据进行调度排序，生成一路数据流传输给RS信道编码模块；其中，在生成的数据流上，紧迫度高的数据位于数据流的前端，紧迫度低的数据位于数据流后端，当紧迫度相同时，则优先级高的数据位于数据流的前端，优先级低的数据位于数据流后端；RS信道编码模块用于对接收的数据流进行信道编码，将编码后的数据流传输给伪随机化模块；伪随机化模块对接收的数据流进行伪随机化操作，同时将伪随机化后的数据流传输给帧同步模块；帧同步模块把伪随机化后的数据流加上同步头后形成等间隔连续的数据流输出给高速串行模块；高速串行模块用于实现并行输入数据的串行输出。