[发明专利]一种互补码键控解码的电路择优方法

摘要

本发明提供一种互补码键控解码的电路择优方法，互补码键控的译码电路设计的规模和速度的优化通过编码规律简化为基本的乘加逻辑运算单元实现，对基本乘加逻辑运算单元进行组合，控制改变数据进出基本乘加逻辑运算单元的顺序，根据时钟要求，增减单位时间内基本运算逻辑单元的使用数量，在不同时钟周期内，重复利用同一基本乘加逻辑运算单元，对于速度要求苛刻的设计，增加基本乘加逻辑运算单元的规模，增加每个时钟周期运算结果的数量，对于成本要求苛刻的设计，减少基本乘加逻辑运算单元的规模，减少每个时钟周期运算的结果数量，在低的时钟和功耗条件下完成互补码键控的译码实现。以较小的电路规模和功耗高速高效的实现互补码键控译码部分电路设计。

主权项

1.一种互补码键控解码器的电路择优方法, 其特征在于互补码键控的译码电路设计的规模和速度的优化，是通过编码规律简化为基本的乘加逻辑运算单元实现，对基本乘加逻辑运算单元进行组合，控制改变数据进出基本乘加逻辑运算单元的顺序，根据时钟要求，增减单位时间内基本运算逻辑单元的使用数量，在不同时钟周期内，重复利用同一基本乘加逻辑运算单元，对于速度要求苛刻的设计，增加基本乘加逻辑运算单元的规模，增加每个时钟周期运算结果的数量，对于成本要求苛刻的设计，减少基本乘加逻辑运算单元的规模，减少每个时钟周期运算的结果数量，在低的时钟和功耗条件下完成互补码键控的译码，以较小的电路规模和功耗高速高效，实现互补码键控译码部分电路设计，具体内容如下：对CCK调制的接收信号，用所有的码字对接收数据进行相关，如果最大相关峰大于判决门限，则与该相关峰对应的码字即为解调出的码字，由于在互补码键控解码器802.11b中采用的码字的特殊性，在相关计算时可以采用快速沃尔什变换FWT,具体计算公式如下：设接收到的1个CCK符号中的8个码片为C1,C2,C3,C4,C5,C6,C7,C8,串行依次由左到右接收，则由上面的公式可知，相邻码片相差一个，如果作相关运算的码字的相位与接收信号码字的相同，则在第一步运算中同相相加；在第二步运算中，由于码字每隔两个码片相差相位，因此如果作相关运算的码字的与接收信号码字的相同，是同相相加；在第三步运算中由于码字千四个码片与后四个码片相差相位，如果作相关运算的码字的与接收信号码字的相同，是同相相加；如果在最后一步计算中作相关运算的码字的与接收信号码字的相同，是同相相加，如果作相关运算的码字与接收信号码字相同，则是每一步都是同相相加，必然出现最大相关峰值，只要把L,I,J,K都从0~3遍历一遍，找到最大相关峰值以及其对应的，，，，进而根据编码时的对应规则得到d0，d1，d2，d3，d4，d5，d6，d7，从而实现CCK解调；由公式看出，整个公式的计算都是围绕八个复数的相位旋转和相加来进行的，而且相位旋转与相加是间隔有规律的，这就使得我们使用同一个较小结构的模块分时操作实现此算法成为可能，此外我们看到所有项都进行了的相位旋转，此步运算并不改变相关峰值的位置和大小，因此可以省略，根据CCK编码调制规则，获得的方法可以由对相关峰值或复数的相位判断获得；整个CCK解调电路中一共有4（）＋8（）＋16（）= 28个 bas_add模块；如果只使用两个bas_add模块进行运算的话，需要进行14次复用，也就是完成一次对一个符号的CCK解调需要14个工作时钟周期，前面的数字表示是在第几个时钟周期调用模块完成计算；采取这样的结构，就必须保存前6个时钟周期的运算结果，第1个时钟周期的运算结果在第5个时钟周期运算结束后被释放，第2个时钟周期的运算结果在第6个时钟周期运算结束后被释放；因此，存储器一共只需要设定设定8组，每组4个，如果不考虑截位的话，设输入码片的位宽为N，则每个存储器的位宽应该是2*（N+2）复数,这样一共需要842(N+2)个存储单元，这样小规模的存储用寄存器实现就可以了，就不用考虑使用ram；从第7个时钟开始陆续输出64个最终计算结果，每个时钟周期输出8个计算结果，并且，在同一个时钟周期中，对8个输出结果进行比较，从中定位最大值，并保存结果，从第8个时钟周期开始，把本时钟周期的8个输出值和上一个时钟周期保存的最大值一起一共9个值进行比较，从中定位出新的最大值，并保存结果；状态控制寄存器STATE_ctrl在每一次对一个CCK符号进行解调之前，对Save_temp寄存器清0，并且在第14个时钟周期结束的时候输出CCK解调结果Max_value,和，根据复数Max_value与正实轴的相位差得到，从而由,根据前面叙述的编码规则得到，实现CCK解调；本发明提出的互补码键控的译码实现的电路设计实现方法，互补码键控的译码电路设计的规模和速度的优化通过编码规律简化为基本的乘加逻辑运算单元实现，对基本乘加逻辑运算单元进行组合，控制改变数据进出基本乘加逻辑运算单元的顺序，根据时钟要求，增减单位时间内基本运算逻辑单元的使用数量，在不同时钟周期内，重复利用同一基本乘加逻辑运算单元，对于速度要求苛刻的设计，增加基本乘加逻辑运算单元的规模，增加每个时钟周期运算结果的数量，对于成本要求苛刻的设计，减少基本乘加逻辑运算单元的规模，减少每个时钟周期运算的结果数量，在低的时钟和功耗条件下完成互补码键控的译码实现，以较小的电路规模和功耗高速高效的实现上面的公式(2)，完成互补码键控译码部分电路设计；具体设计步骤如下：1）根据互补码键控特性简化出最基本2输入4输出，遍历一级相位的一级基本乘加逻辑电路单元模块；2）根据互补码键控特性使用多个一级基本逻辑电路单元模块构建出整个译码电路结构；3）根据整个译码电路结构划分出双逻辑单元结构，由两个一级基本逻辑单元结构组成；4）每个时钟周期使用两个双逻辑单元结构；5）每个时钟周期内使用多个双逻辑单元结构；6）在多个时钟周期内复用双逻辑单元结构和一级基本逻辑单元结构；7）根据整体设计完成译码需要的时钟周期数要求和时钟频率要求选择每个时钟周期选择的双逻辑单元结构数量和一级基本逻辑单元结构数量；8）在时钟周期数和时钟频率的要求下均衡考虑，选择合适的结构；9）根据互补码键控特性构建二输入8输出，遍历三级相位的三级基本逻辑单元结构；10）在多个时钟复用三级基本逻辑单元结构，完成整个译码过程；11）根据时钟频率和时钟周期数要求，均衡考虑选择三级基本逻辑单元结构还是一级基本逻辑单元结构来作为实现整个电路的基本单元。