[发明专利]ODU0数据分组电路

摘要

本发明涉及到采用分组交换技术实现OTN数据交换。本发明提供一种OTN的数据分组电路，ODU0数据分组电路包括：异步FIFO，用于存储输入的ODU0数据；数据缓冲器，用于暂存数据包；仲裁器，用于裁决数据包的大小；定时器，用于产生定时信号。本发明的ODU0数据分组电路能够将输入的ODU0数据切割成固定大小±1的数据包，为采用包交换技术实现OTN电路交换提供所需的分组数据。本发明通过分组交换技术提高了OTN数据交换速率。

主权项

ODUO数据分组电路，包括异步FIFO、数据缓冲器、仲裁器和定时器，其特征在于：异步FIFO的三个输入端分别来源于外部的ODU0数据data_odu0[7:0]、外部的ODUO时钟clk_odu0、外部的时钟clk_core，异步FIFO的读使能输入fifo_rd来自数据缓冲器的输出，异步FIFO的数据输出fifo_out[7:0]连接到数据缓冲器的输入，异步FIFO的当前存储状态输出fifo_depth[4:0]连接到仲裁器的输入；数据缓冲器的两个输入端分别来源于外部的读使能信号data_rd和外部的时钟clk_core，数据缓冲器的字节调整输入byte_adjust[1:0]来自仲裁器的输出，数据缓冲器的数据输入fifo_out[7:0]来自异步FIFO的输出，数据缓冲器的读使能输出fifo_rd连接到异步FIFO的输入，数据缓冲器的数据输出data_out[127:0]连接到输出端，数据缓冲器的有效字节数输出byte_valid[3:0]连接到输出端；定时器的两个输入端分别来源于外部的时钟clk_timer、定时器初值init_value[7:0]，定时器的定时输出timer_over连接到仲裁器的输入；仲裁器的输入fifo_depth[4:0]来自异步FIFO的输出，仲裁器的输入time_over来自定时器的输出，仲裁器的输出byte_adjust[1:0]连接到数据缓冲器的输入。