[发明专利]全数字解调中无时钟提取的位同步系统

摘要

本发明涉及全数字解调中无时钟提取的位同步系统，由ADC模块、零值滤波模块一和二、毛刺滤波模块一和二、有效时刻提取模块、误差信号提取模块、插值计算模块一和二、控制信号计算模块和输出整型模块组成。ADC模块以发端数据带宽N倍对模拟信号采样后的两路数据分别进入零值滤波模块一和二滤除零值；滤波信号分别进入毛刺滤波模块一和二滤除毛刺进入有效时刻提取模块得到信号en；分别将去毛刺的滤波信号在插值计算模块一和二做插值处理，同时误差信号提取模块得到误差信号；由误差信号和信号en在控制信号计算模块得到控制信号；在输出整型模块中抽取插值结果得到符号最大点，整型输出同步采样数据，并得到使能信号代替同步时钟实现位同步。

主权项

全数字解调中无时钟提取的位同步系统，其特征在于由ADC模块、零值滤波模块一、零值滤波模块二、毛刺滤波模块一、毛刺滤波模块二、有效时刻提取模块、误差信号提取模块、插值计算模块一、插值计算模块二、控制信号计算模块和输出整型模块组成；由前端接收的模拟信号输入ADC模块采样后输出两路信号分别输入零值滤波模块一和零值滤波模块二滤波后分别输入毛刺滤波模块一和毛刺滤波模块二，毛刺滤波模块一滤波后输出的信号分别输入有效时刻提取模块、误差信号提取模块和插值计算模块一，毛刺滤波模块二滤波后输出的信号分别输入有效时刻提取模块、误差信号提取模块和插值计算模块二，有效时刻提取模块输出的信号输入误差信号提取模块和控制信号计算模块，误差信号提取模块输出的信号输入控制信号计算模块，由插值计算模块一、插值计算模块二和控制信号计算模块输出的信号输入输出整型模块；ADC模块，本地时钟源以发端数据带宽N倍的速率对输入的模拟信号采样，采样后的两路数据携带采样数据符号的冗余信息分别输入给零值滤波模块一和二；零值滤波模块一和二，对从ADC模块输入的采样数据滤除值为0的点，滤波后的采样数据输入给毛刺滤波模块一和二；毛刺滤波模块一和二，对从零值滤波模块一和二输入的采样数据滤除毛刺，也就是连续相同符号的个数低于N‑1的采样数据，滤波后的采样数据分别输入给有效时刻提取模块、误差信号提取模块和插值计算模块一和二；有效时刻提取模块，从毛刺滤波模块一和二输入的两路采样数据中，提取同时发生符号跳变的最早时刻作为整个位同步系统的有效时刻，从该时刻起将有效信号en置为高电平，将信号en输入给误差信号提取模块和控制信号计算模块；误差信号提取模块，当从有效时刻提取模块输入的信号en为高电平后，从毛刺滤波模块一和二输入的两路采样数据的符号信息中提取出误差信号，将该误差信号输入给控制信号计算模块；控制信号计算模块，当从有效时刻提取模块输入的信号en为高电平后，从误差信号提取模块输入的误差信号中提取控制信号tre和控制信号re，同时提取指示插值计算模块一和二输出的插值结果中最大符号点位置的信号we，将这三路信号输入 给输出整型模块；插值计算模块一，对从毛刺滤波模块一输入的采样数据进行插值处理，将插值的结果输入给输出整型模块；输出整型模块，根据从控制信号计算模块输入的信号we对插值计算模块一和二输出的插值结果进行抽取，将得到的符号最大点分别写入输出整型模块中的FIF01和FIF02，同时根据控制信号计算模块输入的信号tre和re计算得到FIF01和FIF02的读使能信号fre，对FIF01和FIF02输出的数据下采样N倍得到同步后的采样数据，同时对信号fre整型后的信号sfre下采样N倍得到使能信号EN，用来指示同步后的采样数据的有效性，代替同步时钟起到同步的功能。