[发明专利]基于FPGA的IP核

摘要

本发明公开了一种基于FPGA的IP核，主要解决现有技术计算图像中心矩比较慢的问题。它包括：Avalon总线接口(1)、状态机单元(2)、地址解析单元(3)、FIFO单元(4)、控制寄存器单元(5)、状态寄存器单元(6)、计算图像重心单元(7)、计算图像中心矩单元(8)、多路选择器单元(9)。地址解析单元(3)对Avalon总线地址信号进行解析，进而对不同的地址空间进行访问，在状态机单元(2)的控制下，计算图像重心单元(7)从FIFO单元(4)中读取图像数据进行图像重心的计算，将图像的重心传给计算图像中心矩单元(8)，计算图像中心矩单元(8)从FIFO单元(4)中读取图像数据进行图像中心矩的计算，计算完成则产生中断信号，结果由多路选择器单元(9)输出。本发明具有速度快、结构简单、可重构性好的优点，可以用于目标检测片上系统SOPC的搭建。

主权项

一种基于FPGA的IP核，包含：Avalon总线接口(1)，用于IP核与Avalon总线时序的匹配；状态机单元(2)，用于控制IP核中FIFO单元(4)的读和写操作，控制计算图像重心单元(7)和计算图像中心矩单元(8)工作进程的开启与关闭并提供计算所需的图像像素点的坐标，同时向状态寄存器单元(6)写入当前的工作状态；地址解析单元(3)，该单元与Avalon总线接口(1)相连，用于对来自Avalon总线的地址和控制信号进行解译，协助Avalon总线上的主机对IP核中不同的地址空间进行访问；FIFO单元(4)，该单元与Avalon总线接口(1)、地址解析单元(3)相连，用于对Avalon总线与IP核之间的图像像素数据缓冲，保证Avalon总线传输数据的连续性；控制寄存器单元(5)，该单元与Avalon总线接口(1)、地址解析单元(3)相连，用于接收来自Avalon总线的命令，对IP核工作进程和复位进行控制，以及对中断标志的清除；状态寄存器单元(6)，该单元与状态机单元(2)相连，用于显示状态机单元(2)当前的工作状态；计算图像重心单元(7)，该单元与状态机单元(2)、FIFO单元(4)相连，用于接收FIFO单元(2)中的图像数据，在状态机单元(2)的控制下计算输入图像f(x,y)的重心(xc,yc)和输入图像f(x,y)的中心矩μ00，其中 x c = Σ x = 0 M - 1 ( Σ y = 0 N - 1 x × f ( x , y ) ) Σ x = 0 M - 1 ( Σ y = 0 N - 1 f ( x , y ) ) , y c = Σ x = 0 M - 1 ( Σ y = 0 N - 1 y × f ( x , y ) ) Σ x = 0 M - 1 ( Σ y = 0 N - 1 f ( x , y ) ) , μ 00 = Σ x = 0 M - 1 ( Σ y = 0 N - 1 f ( x , y ) ) , x是输入图像的行坐标，y是输入图像的列坐标，M是图像的行数，N是图像的列数；计算图像中心矩单元(8)，该单元与状态机单元(2)、FIFO单元(4)、计算图像重心的单元(4)相连，用于接收FIFO单元(4)的图像数据和计算图像重心单元(7)的计算结果，在状态机单元(2)的控制下计算输入图像f(x,y)的(p,q)阶中心矩μpq，其中 μ pq = Σ x = 0 M - 1 ( Σ y = 0 N - 1 ( ( x - x c ) p ( y - y c ) q f ( x , y ) ) ) , (p,q)＝{(1,1),(2,0),(0,2),(2,1),(1,2)，(0,3),(3,0)}，x是图像的行坐标，y是图像的列坐标，M是图像的行数，N是图像的 列数；多路选择器单元(9)，该单元与地址解析单元(3)、状态寄存器单元(6)、计算图像重心单元(7)、计算图像中心矩单元(8)相连，用于根据地址解析单元(3)输出的不同地址选择Avalon总线上的主机要访问的地址空间。