[发明专利]行译码电路及存储器

摘要

一种行译码电路及存储器，所述行译码电路用于向双分离栅快闪存储阵列提供字线操作电压和控制栅线操作电压，包括虚拟行译码单元、至少一个行译码单元和驱动电压产生电路，其中，所述虚拟行译码单元包括第一虚拟控制栅线电压输出端、第二虚拟控制栅线电压输出端和至少一个虚拟字线电压输出端；所述行译码单元包括第一控制栅线电压输出端、第二控制栅线电压输出端和至少一个字线电压输出端；所述驱动电压产生电路用于向所述第一控制栅线电压输出端和所述第二控制栅线电压输出端提供第三驱动电压。本发明技术方案提供的行译码电路能够提升存储阵列的驱动速度、减小存储器的电路面积。

主权项

一种行译码电路，用于向双分离栅快闪存储阵列提供字线操作电压和控制栅线操作电压，其特征在于，包括虚拟行译码单元、至少一个行译码单元和驱动电压产生电路，其中，所述虚拟行译码单元包括第一虚拟控制栅线电压输出端、第二虚拟控制栅线电压输出端和至少一个虚拟字线电压输出端，所述第一虚拟控制栅线电压输出端与虚拟存储阵列中连接每个存储单元第一存储位的控制栅线相连，所述第二虚拟控制栅线电压输出端与所述虚拟存储阵列中连接每个存储单元第二存储位的控制栅线相连，所述至少一个虚拟字线电压输出端分别与所述虚拟存储阵列中连接各行存储单元的字线相连，其中，所述虚拟存储阵列包括所述双分离栅快闪存储阵列中的至少一行存储单元；所述行译码单元包括第一控制栅线电压输出端、第二控制栅线电压输出端和至少一个字线电压输出端，所述第一控制栅线电压输出端与连接对应存储块的每个存储单元第一存储位的控制栅线相连，所述第二控制栅线电压输出端与连接对应存储块的每个存储单元第二存储位的控制栅线相连，所述至少一个字线电压输出端分别与连接对应存储块的各行存储单元的字线相连，其中，所述存储块包括所述双分离栅快闪存储阵列中的至少一行存储单元；所述驱动电压产生电路用于向所述第一控制栅线电压输出端和所述第二控制栅线电压输出端提供第三驱动电压，所述驱动电压产生电路包括：第一分压单元、第二分压单元、第一比较单元、第二比较单元、控制单元和选择单元；所述第一分压单元用于对所述第一虚拟控制栅线电压输出端的电压进行分压，以获得第一分压电压；所述第二分压单元用于对所述第二虚拟控制栅线电压输出端的电压进行分压，以获得第二分压电压；所述第一比较单元用于对所述第一分压电压和基准电压进行比较，输出第一比较结果；所述第二比较单元用于对所述第二分压电压和所述基准电压进行比较，输出第二比较结果；所述控制单元用于根据输入的所述第一比较结果和所述第二比较结果输出控制信号，所述控制单元为或门；所述选择单元用于在所述控制信号的控制下选择第一电压或第二电压作为所述第三驱动电压输出，所述第一电压高于所述第二电压，所述第二电压高于所述基准电压。