[发明专利]一种具有P+单一多晶架构且与CMOS工艺相兼容的非挥发性记忆体及其制备方法

摘要

本发明涉及一种具有P+单一多晶架构的非挥发性记忆体及其制备方法，其包括半导体基板及记忆体细胞，记忆体细胞包括PMOS晶体管、控制电容；半导体基板的表面上淀积有栅介质层，栅介质层上设有浮栅电极，浮栅电极覆盖并贯穿PMOS晶体管和控制电容上方对应的栅介质层，浮栅电极的两侧淀积有侧面保护层；PMOS晶体管包括第一N型区域及P型源极区与P型漏极区，控制电容包括第二P型区域及第一P型掺杂区域与第二P型掺杂区域。本发明结构紧凑，能与CMOS工艺兼容，降低芯片成本，提高存储的安全可靠性。

主权项

1.一种具有P+ 单一多晶架构且与CMOS 工艺相兼容的非挥发性记忆体，包括半导体基板；其特征是：所述半导体基板内的上部设有若干用于存储的记忆体细胞（200），所述记忆体细胞（200）包括PMOS 晶体管（210）和控制电容（220）；所述PMOS 晶体管（210）、控制电容（220）间通过半导体基板内的领域介质区域（214）相互隔离；半导体基板的表面上淀积有栅介质层（215），所述栅介质层（215）上设有浮栅电极（216），所述浮栅电极（216）连接贯穿PMOS 晶体管（210）和控制电容（220），浮栅电极（216）的两侧淀积有侧面保护层（217），侧面保护层（217）覆盖浮栅电极（216）的侧壁；PMOS 晶体管（210）包括第一N 型区域（202）及位于所述第一N 型区域（202）内上部的P 型源极区（213）与P 型漏极区（221），控制电容（220）包括第二P 型区域（205）及位于所述第二P 型区域（205）内上部的第一P 型掺杂区域（206）与第二P 型掺杂区域（209）与上方的浮栅电极（216）相对应，并分别与相应的栅介质层（215）及领域介质区域（214）相接触；所述栅介质层（215）是工艺中I/O 晶体管的电极栅氧化层，所述栅介质层（215）的厚度是7 纳米；写入数据时是用热电子注入到PMOS 晶体管（210）栅介质层（215）上方浮栅电极（216），擦除数据时是跟据FN（Fowler‑Nordheim）隧道效应把电子从PMOS 晶体管（210）栅介质层（215）上方浮栅电极（216）中移走。