[发明专利]一种低复杂度的低密度奇偶校验LDPC码编码电路结构

摘要

一种低复杂度的低密度奇偶校验LDPC码编码电路结构，该LDPC码的编码电路结构包括乘法运算电路，加法运算电路，以及控制电路。该编码电路通过输入的原始未编码的信息序列与LDPC码的校验矩阵进行按行运算，最终求取校验序列来实现。该编码电路结构针对码率大于0.5，具有近似下三角形式的准循环LDPC码，采用按照LDPC码校验矩阵的行进行运算的方式，减少硬件资源，并且采用部分并行的运算方式，保证编码电路的数据吞吐量，实现具有接近于下三角形式的准循环LDPC码的低复杂度编码。

主权项

1.一种低复杂度的低密度奇偶校验LDPC码编码电路结构，其特征是：应用本电路结构，输入的信息序列s以及校验序列p按z位划分为k_b=n_b—m_b个组，则S=[S0,S1,....,Skb-1],]]>p=[p0,p1,....,pkb-1],]]>因此整个码字可表示为：c=sp=[s0,s1,....,skb-1,p0,p1,....,pmb-1];]]>设校验矩阵H表示为：H=[H1 H2]，H1对应于信息序列部分，H2对应于校验码字部分，hi，j为校验矩阵H中的分块矩阵，i=0,1,…,m_b-1，j=0,1,…,k_b-1，分块大小为z，i表示行号，j表示列号，根据Hc^T=0以及H₁和H₂的特征得到定义i=0,1,…,m_b-1，上面的方程可表示为，根据p₀求得：p₁=λ₀+∏₁p₀pmb-1=λmb-1+Π1p0]]>p_x+1=λ_x+p₀+p_xp_i+1=λ_i+p_i i≠0,x,m_b-1其中参数说明如下：z为低密度奇偶校验码的分组值；k_b为输入待编码的信息序列按照z位进行分组的组数；n_b为经编码之后的序列按照z位进行分组的组数；m_b为校验码字按照z位进行分组的组数；s为信息序列，按z位分组后得到：p为校验码字，按z位分组后得到：p_i为校验码字p的按z位分组后的第i个分组；c为经编码之后的整个码字序列；H为校验矩阵，H₁对应于信息序列部分，H₂对应于校验码字部分；x是校验矩阵H中对应校验序列部分H₂中第一个分块矩阵为“0”的行所在的行号；根据上面的校验码字的计算方法，输入的信息序列按照z位分组输入；本电路结构包括校验矩阵存储器801、桶形移位器组802、累加器组803、先入先出缓存804、第一数据选择器805、校验码字计算模块806、第二数据选择器807、地址计数器808、控制电路809和输入控制模块810；所述桶形移位器组802包括m_b个相同的桶形移位器组；累加器组803包括m_b个相同的累加器；m_b的值与LDPC码的校验矩阵的行数相同；每个桶形移位器组对应一个累加器；输入的信息序列按照z位分组输入，输入的每一组信息序列经桶形移位器组802与存储在校验矩阵存储器801中的LDPC码的校验矩阵按行对应乘法运算；该乘法运算由桶形移位器完成，桶形移位器的运算结果即为h_i，jS_j；输入控制电路810控制的操作是：每输入一组信息序列，完成一次乘法运算，同时校验矩阵存储器801的地址加1，给出校验矩阵下一列的值；每一组信息序列经过乘法运算的结果经过累加器组803，按对应的行累加；当所有的信息序列输入完毕后，即完成了输入的信息序列与校验矩阵对应位的按行分组相乘和累加运算，按行累加的结果为λ_i；控制电路809、第一数据选择器805以及校验码字计算模块806通过累加、移位以及寄存器电路，对分块累加的结果λ_i再次进行累加或者移位后累加，分块计算出校验码字；最后，输入的信息序列经过先入先出缓存804，与校验码字通过第二数据选择器807连续输出，得到具有容错能力的码字。