[发明专利]具有高击穿电压的半导体器件及其制造方法有效
| 申请号： | 201210585178.8 | 申请日： | 2012-12-28 |
| 公开（公告）号： | CN103187450A | 公开（公告）日： | 2013-07-03 |
| 发明（设计）人： | 高田和彦 | 申请（专利权）人： | 富士通半导体股份有限公司 |
| 主分类号： | H01L29/78 | 分类号： | H01L29/78;H01L29/06;H01L21/336 |
| 代理公司： | 隆天国际知识产权代理有限公司 72003 | 代理人： | 张浴月;李玉锁 |
| 地址： | 日本神奈*** | 国省代码： | 日本;JP |
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| 摘要： | 一种半导体器件及其制造方法，该半导体器件包括：第一和第二n型阱，形成在p型半导体衬底中，第二n型阱深于第一n型阱；第一和第二p型背栅区，形成在第一和第二n型阱中；第一和第二n型源极区，形成在第一和第二p型背栅区中；第一和第二n型漏极区，形成在第一和第二n型阱中，且位于与第一和第二n型源极区相对的位置处，将第一和第二p型背栅区夹在中间；以及场隔离膜，形成在该衬底上，该场隔离膜在第一和第二p型背栅区之间以及第一和第二n型漏极区之间的位置处；由此第一晶体管形成在第一n型阱中，而具有高于第一晶体管的反向电压耐受性的第二晶体管形成在第二n型阱中。本发明可形成具有反向电压耐受性的高击穿电压MOS晶体管。 | ||
| 搜索关键词： | 具有 击穿 电压 半导体器件 及其 制造 方法 | ||
【主权项】：
一种半导体器件，包括：p型半导体衬底；第一n型阱，形成在该p型半导体衬底中，该第一n型阱距该衬底表面具有第一深度；第二n型阱，形成在该p型半导体衬底中，该第二n型阱距该衬底表面具有第二深度，所述第二深度小于所述第一深度；第一p型背栅区和第二p型背栅区，分别形成在所述第一n型阱和所述第二n型阱中；第一n型源极区和第二n型源极区，分别形成在所述第一p型背栅区和所述第二p型背栅区中；第一n型漏极区和第二n型漏极区，分别形成在所述第一n型阱和所述第二n型阱中，且位于与所述第一n型源极区和所述第二n型源极区相对的位置处，所述第一p型背栅区和所述第二p型背栅区位于所述第一n型漏极区与第二n型漏极区之间；以及场隔离膜，形成在所述衬底上，所述场隔离膜分别在所述第一p型背栅区和所述第二p型背栅区之间以及所述第一n型漏极区和所述第二n型漏极区之间的位置处；其中具有低反向电压耐受性的第一晶体管形成在所述第一n型阱中，而具有高于所述第一晶体管的反向电压耐受性的第二晶体管形成在所述第二n型阱中。
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