[发明专利]一种具有漏电补偿的动态随机访问存储单元无效
| 申请号： | 201210592570.5 | 申请日： | 2012-12-31 |
| 公开（公告）号： | CN103021453A | 公开（公告）日： | 2013-04-03 |
| 发明（设计）人： | 潘立阳;刘雪梅;伍冬 | 申请（专利权）人： | 清华大学 |
| 主分类号： | G11C11/4063 | 分类号： | G11C11/4063 |
| 代理公司： | 北京清亦华知识产权代理事务所(普通合伙) 11201 | 代理人： | 张大威 |
| 地址： | 100084 北京*** | 国省代码： | 北京;11 |
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| 摘要： | 本发明提出一种具有漏电补偿的动态随机访问存储单元，包括：写控制开关管、存储管、读控制开关管以及漏电补偿管，其中，写控制开关管栅极受写入时序控制，漏极与写入位线相连，源极与存储管栅极相连，存储管栅极与写控制开关管极相连存储信息，源极接地，漏极与读控制开关管漏极相连，读控制开关管栅极受读出时序控制，漏极与存储管漏极相连，源极与读出位线相连，漏电补偿管栅极与源极都与存储管栅极相连，漏极受动态补偿电源控制。本发明能够减小刷新频率，降低DRAM电路功耗，存储信息稳定性更好。 | ||
| 搜索关键词： | 一种 具有 漏电 补偿 动态 随机 访问 存储 单元 | ||
【主权项】：
一种具有漏电补偿的动态随机访问存储单元，其特征在于，包括：写控制开关管（M1）、存储管（M2）、读控制开关管（M3）以及漏电补偿管（MD），其中，所述写控制开关管（M1）栅极受写入时序（WWL）控制，漏极与写入位线（WBL）相连，源极与所述存储管（M2）栅极相连，所述存储管（M2）栅极与所述写控制开关管（M1）源极相连存储信息，源极接地，漏极与所述读控制开关管（M3）漏极相连，所述读控制开关管（M3）栅极受读出时序（RWL）控制，漏极与所述存储管（M2）漏极相连，源极与读出位线（RBL）相连，所述漏电补偿管（MD）栅极与源极都与所述存储管（M2）栅极相连，漏极受动态补偿电源（VD）控制。
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