[发明专利]一种冗余结构动态随机访问存储单元

摘要

本发明提出一种冗余结构动态随机访问存储单元，包括：写开关管、存储管、读开关管、冗余开关管、冗余存储管，第一、第二动态漏电补偿管，其中，写开关管、冗余开关管栅极受写入时序控制，漏极与写入位线相连，源极分别与存储管、冗余存储管栅极相连，存储管、冗余存储管栅极存储信息，源极接地，漏极都与读开关管漏极相连，读开关管栅极受读出时序控制，源极与读出位线相连，第一动态漏电补偿管栅极与冗余存储管栅极相连，源极与存储管栅极相连，漏极受动态补偿电压控制，第二动态漏电补偿管栅极与存储管栅极相连，源极与冗余存储管栅极相连，漏极受动态补偿电压控制。本发明的单元面积小、低功耗且与商用工艺兼容，能够克服软错误。

主权项

一种冗余结构动态随机访问存储单元，其特征在于，包括：写控制开关管（M1）、存储管（M2）、读控制开关管（M3）、冗余开关管（M4）、冗余存储管（M5），第一动态漏电补偿管（MD1）以及第二动态漏电补偿管（MD2），其中，所述写控制开关管（M1）、所述冗余开关管（M4）栅极受写入时序（WWL）控制，漏极与写入位线（WBL）相连，源极分别与所述存储管（M2）、所述冗余存储管（M5）栅极相连，所述存储管（M2）、所述冗余存储管（M5）栅极与分别与所述写控制开关管（M1）、所述冗余开关管（M4）源极相连存储信息，源极接地，漏极都与所述读控制开关管（M3）漏极相连，所述读控制开关管（M3）栅极受读出时序（RWL）控制，漏极与所述存储管（M2）、所述冗余存储管（M5）漏极相连，源极与读出位线（RBL）相连，所述第一动态漏电补偿管（MD1）栅极与所述冗余存储管（M5）栅极相连，源极与所述存储管（M2）栅极相连，漏极受动态补偿电压（VD）控制，所述第二动态漏电补偿管（MD2）栅极与所述存储管（M2）栅极相连，源极与所述冗余存储管（M5）栅极相连，漏极受所述动态补偿电压（VD）控制。