[实用新型]基于FPGA的并行循环冗余校验运算电路

摘要

一种基于FPGA的并行循环冗余校验运算电路，涉及数据校验技术领域，所解决的是提高计算灵活性的技术问题。该电路包括多项式矩阵计算模块、单位矩阵输出模块、系统矩阵计算模块、并行CRC运算模块；将生成多项式输入多项式矩阵计算模块，通过多项式矩阵计算模块高效地计算出生成多项式矩阵的m次幂运算结果，利用系统矩阵计算模块中的二输入选择器件在线选择两种阶数的生成多项式阶数，利用系统矩阵计算模块输出的系统矩阵，使得并行CRC运算模块能在实现两种输入位宽的CRC运算。本实用新型提供的电路，改变生成多项式时，不需要重新计算CRC运算所需的系统矩阵。

主权项

一种基于FPGA的并行循环冗余校验运算电路，其特征在于，该电路包括以下四个模块：1）多项式矩阵计算模块多项式矩阵计算模块是用于计算多项式m次幂矩阵的模块，m是一大于1的整数，多项式m次幂矩阵是由m2个阵元组成的m行m列的矩阵，多项式矩阵计算模块中设有与多项式m次幂矩阵中各阵元一一对应的m2个多项式计算单元，设多项式m次幂矩阵的起始行号为0行，起始列号为0列，该矩阵第i行第j列的阵元为fij，则多项式矩阵计算模块的结构为：满足条件0≤i≤m‑1且j=0的fij为多项式向量赋值阵元，该fij对应的多项式计算单元为多项式矩阵计算模块的第i行多项式向量输入端，记为qi，该多项式计算单元的输出端即为qi；满足条件i=0且1≤j≤m‑1的fij对应的多项式计算单元由一个二输入与门构成，该二输入与门的输出端即为本单元的输出端，该二输入与门的两个输入端分别接到qi及对应fm‑1,j‑1的多项式计算单元的输出端；满足条件1≤i≤m‑1且1≤j≤m‑1的fij对应的多项式计算单元由一个二输入异或门和一个二输入与门构成，其中的二输入与门的两个输入端分别接到qi和对应fm‑1,j‑1的多项式计算单元的输出端，其中的二输入异或门的一个输入端接到对应fi‑1,j‑1的多项式计算单元的输出端，另一个输入端接到本单元的二输入与门的输出端，该二输入异或门的输出端构成本单元的输出端；2）单位矩阵输出模块单位矩阵输出模块是用于输出m行m列单位矩阵向量的模块，单位矩阵输出模块中设有与单位矩阵中的m2个阵元一一对应的m2个单位矩阵向量输出单元，每 个单位矩阵向量输出单元均设有一向量输出端；3）系统矩阵计算模块系统矩阵计算模块是用于输出系统矩阵的模块，系统矩阵计算模块包括一个选择器件序列，一个多项式输入器件序列，一个输出器件序列，一个单位矩阵输入器件序列；所述选择器件序列由m个二输入选择器件组成，所述多项式输入器件序列由m个多项式矩阵输入端口器件组成，所述输出器件序列由m个输出端口器件组成，所述单位矩阵输入器件序列由n个单位矩阵输入端口器件组成，且有1

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