[实用新型]一种异步计数器有效
| 申请号： | 201220717689.6 | 申请日： | 2012-12-24 |
| 公开（公告）号： | CN203104406U | 公开（公告）日： | 2013-07-31 |
| 发明（设计）人： | 田鑫 | 申请（专利权）人： | 上海集成电路研发中心有限公司 |
| 主分类号： | H03K23/58 | 分类号： | H03K23/58 |
| 代理公司： | 上海天辰知识产权代理事务所(特殊普通合伙) 31275 | 代理人： | 吴世华;林彦之 |
| 地址： | 201210 上*** | 国省代码： | 上海;31 |
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| 摘要： | 本实用新型公开了一种异步计数器包括逻辑控制模块、计数单元阵列模块及输出缓存模块，计数单元阵列模块包括对应于计数器位数并相互级联的多个计数单元，用以实现加减法计数；输出缓存模块与多个计数单元的输出端相连，用以读取和输出计数值；逻辑控制模块包括通过第一输出总线控制输出缓存模块进行计数值的读取和输出，通过计数器时钟源和第二输出总线控制计数单元阵列模块计数。本实用新型的异步计数器实现了所有同步加减计数器的功能，并具有更小面积，更低功耗和更高速度。 | ||
| 搜索关键词： | 一种 异步 计数器 | ||
【主权项】：
一种异步计数器，其特征在于，包括：逻辑控制模块、计数单元阵列模块及输出缓存模块；其中所述计数单元阵列模块包括对应于所述计数器的位数并相互级联的多个计数单元，用以实现加减法计数；所述输出缓存模块与所述多个计数单元的输出端相连，用以读取和输出计数值；所述逻辑控制模块包括用以向所述计数单元阵列模块提供初始输入时钟的计数器时钟源、使能端、复位端、加减控制端和读写控制端，其通过第一输出总线控制所述输出缓存模块进行计数值的读取和输出，通过所述计数器时钟源和第二输出总线控制所述计数单元阵列模块计数。
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