[发明专利]基于多处理器片上系统的多源图像融合装置和方法有效

专利信息
申请号: 201310019534.4 申请日: 2013-01-18
公开(公告)号: CN103093446A 公开(公告)日: 2013-05-08
发明(设计)人: 陈禾;马龙;章学静;章菲菲;曾涛;龙腾 申请(专利权)人: 北京理工大学
主分类号: G06T5/50 分类号: G06T5/50
代理公司: 北京理工大学专利中心 11120 代理人: 杨志兵;高燕燕
地址: 100081 *** 国省代码: 北京;11
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摘要: 发明公开了一种基于多处理器片上系统的多源图像融合装置,能够提高融合系统的片上集成度,而且可以提高多源图像融合处理速度。该装置采用FPGA实现;FPGA上的处理器均为CPU软核,IP核为根据多源图像融合算法设计的用户IP核;CPU_A1~CPU_An、重构IP核、片上计时器、片上以太网控制器和中断控制器均接入总线BUS0;CPU_A1~CPU_An对应连接多分辨分解IP核IP_A1~IP_An,局部处理器CPU_A1~CPU_An均接入总线BUS1;IP_A1~IP_An以及重构IP核均通过多端口存储控制器本地端口接口MPCM NPI接口接入MPMC,MPMC同时接入BUS0和BUS1。
搜索关键词: 基于 处理器 系统 图像 融合 装置 方法
【主权项】:
一种基于多处理器片上系统的多源图像融合装置,其特征在于,该装置采用FPGA实现,该FPGA包括:局部处理器CPU_A1~CPU_An、重构IP核、本地存储器、多分辨分解IP核IP_A1~IP_An、片上计时器、片上以太网控制器、多端口存储控制器MPMC、总线BUS0、总线BUS1、融合判决处理器CPU1~CPUm和中断控制器;所述局部处理器和融合判决处理器为FPGA的CPU软核;重构IP核和多分辨分解IP核为根据多源图像融合算法设计的用户IP核,是使用片内逻辑资源设计的自定义硬件逻辑模块;每个局部处理器和每个融合判决处理器均连接一个本地存储器,CPU_A1~CPU_An、重构IP核、片上计时器、片上以太网控制器和中断控制器均接入总线BUS0;局部处理器CPU_A1~CPU_An一对一地对应连接多分辨分解IP核IP_A1~IP_An,局部处理器CPU_A1~CPU_An均接入总线BUS1;IP_A1~IP_An以及重构IP核均通过多端口存储控制器本地端口接口MPCM NPI接口接入MPMC,MPMC同时接入BUS0和BUS1;片上以太网控制器,负责通过连接的外部以太网接口完成源数据输入和处理结果的输出;MPMC,用于连接片外存储介质,采用片外存储介质存储待处理源数据以及融合处理中间量;CPU_A1~CPU_An,用于负责调用多分辨分解IP核IP_A1~IP_An,及多分辨分解IP核与MPMC的数据吞吐交互控制,CPU_A及IP_A的个数n为源图像数;IP_A1~IP_An,用于并行执行多路源图像局部预处理及多分辨分解;每完成一级分解在MPMC连接的片外存储介质中存储相应层级的完成标志位;CPU1~CPUm,每个CPU负责一个层级的图像序列融合判决,在检测到对应层级的完成标志位时执行本层级的图像序列融合判决;同时CPU1还负责源数据传输控制,CPUm还负责叠代重构控制;m为多分辨分解级数;重构IP核,为所有融合判决处理器所共享,在CPUm的控制下,负责多分辨图像序列叠代重构;片上计时器,用于完成重构IP核叠代的定时;中断控制器,负责响应片上定时器中断;本地存储器,负责存放与其连接处理器的指令及本地数据。
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