[发明专利]一种带安全校验的debug电路结构及其实现方法

摘要

本发明提供一种带安全校验的debug电路结构，包括debug访问开关电路、安全检查校验电路以及Efuse密钥储存模块，Efuse密钥储存模块存储密钥数据，安全检查校验电路进行校验，debug访问开关电路根据校验结果控制debug接口与芯片内部电路是否连接。本发明还提供一种带安全校验的debug电路结构的实现方法，首先将密钥数据写入Efuse密钥储存模块，将初始值写入安全检查校验电路，然后通过安全检查校验电路进行校验，debug访问开关电路根据校验结果控制debug接口与芯片内部电路是否连接。本发明通过密钥配置地址和密钥数据实现双重保密，提高安全性，且电路耗费资源少，增加的芯片成本小。

主权项

一种带安全校验的debug电路结构，其特征在于：所述debug电路结构包括debug访问开关电路、安全检查校验电路以及Efuse密钥储存模块；所述Efuse密钥储存模块存储密钥数据；所述安全检查校验电路通过debug接口接收用户的写动作地址以及密钥内容，并校验所述写动作地址是否是密钥配置地址以及所述密钥内容与密钥数据是否一致，然后将校验结果传送至所述debug访问开关电路；只有用户的写动作地址为密钥配置地址且密钥内容与密钥数据一致，安全检查校验电路送出校验一致的校验结果，否则，送出校验不一致的校验结果；所述安全检查校验电路从Efuse密钥储存模块读取密钥数据，将密钥数据与密钥内容进行比较，判断是否一致；所述debug访问开关电路负责接收所述安全检查校验电路的校验结果，并根据校验结果控制debug接口与芯片内部电路是否连接。