[发明专利]一种减小浮栅存储器位线漏电流的方法及其装置在审
| 申请号： | 201310077020.4 | 申请日： | 2013-03-11 |
| 公开（公告）号： | CN104051005A | 公开（公告）日： | 2014-09-17 |
| 发明（设计）人： | 舒清明;苏志强;张君宇 | 申请（专利权）人： | 北京兆易创新科技股份有限公司 |
| 主分类号： | G11C16/06 | 分类号： | G11C16/06 |
| 代理公司： | 北京品源专利代理有限公司 11332 | 代理人： | 马晓亚 |
| 地址： | 100083 北京市海淀*** | 国省代码： | 北京;11 |
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| 摘要： | 本发明公开了一种减小浮栅存储器位线漏电流的方法及其装置，方法包括：在对存储阵列进行操作时，在选中的存储单元的字线上施加相应的操作电压，在未选中存储单元的字线上施加一个负电压，其中所述操作包括编程、读取和/或验证。进一步地，所述负电压小于0伏且大于负3伏，优选为负1伏。本发明提出了一种减小浮栅存储器位线漏电流的方法，减小了编程、读取以及验证操作中位线上的漏电流，能提高精度并增加芯片的可靠性。 | ||
| 搜索关键词： | 一种 减小 存储器 漏电 方法 及其 装置 | ||
【主权项】：
一种减小浮栅存储器位线漏电流的方法，其特征在于，包括： 在对浮栅存储器的存储阵列进行操作时，在选中的存储单元的字线上施加相应的操作电压，在未选中存储单元的字线上施加一个负电压，其中所述操作包括编程、读取和/或验证。
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