[发明专利]一种无效时钟路径检查的方法

摘要

当今超深亚微米工艺条件下，超大规模信息系统集成并固化在芯片上。其中时钟系统的设计亦日趋复杂，芯片的时序收敛与时钟综合的好坏息息相关，减少时钟网络耗能也是低功耗芯片设计的一个重要目标。本文提出了一种无效时钟路径（invalid clock path）检查的方法，它定义了门控时钟的数据信号引入时钟网络从而构成无效时钟路径；分析了无效时钟路径会引起不必要的时钟缓冲器单元插入和时钟信号延时的增加；并提供了在复杂时钟系统当中寻找且鉴别无效时钟路径的方法；最后针对无效时钟路径对时钟树综合质量的影响，提出了在无效时钟路径节点上设置忽略属性的解决方案，很好的避免了对芯片时序和功耗的冲击。

主权项

一种无效时钟路径检查的方法，涉及到EDA设计工具，其特征在于，所述方法包括以下步骤:(1)根据电路单元库文件、电路网表文件和定义时钟和时延约束的文件，打开EDA时钟工具，显示时钟系统结构；(2)支持再聚合结构的查询时，通过查找再聚合结构，判断其分支是否通过触发器单元，如果通过触发器单元的分支连接到门控时钟的使能端，且门控时钟后定义有派生时钟，则认为这条分支是无效时钟路径；(3)不支持再聚合结构的查询时，从派生时钟定义点出发，如果回溯到主时钟定义点有多条路径分支，且某条路径经过了门控时钟和触发器单元，则认为这条分支是无效时钟路径；(4)在无效时钟路径的门控时钟使能端节点上设置忽略属性。