[发明专利]一种可控制静态电流限流加速保护电路

摘要

本发明提供了一种可控制静态电流限流加速保护电路，所述电路包括一主限流电路、一预判断过流电路、一限流环路切换电路、一静态电流控制切换电路；主限流电路、预判断过流电路、限流环路切换电路、静态电流控制切换电路相互连接，相互作用。通过本发明达到了静态电流的控制和限流反应时间的加快的目的，从而保证了整个电路的高效率。

主权项

一种限流加速保护电路，其特征在于，所述电路包括：一主限流电路、一预判断过流电路(A)、一限流环路切换电路(B)、一静态电流控制切换电路(C)；预判断过流电路(A)包括三个端口，端口一与电压输出端(VOUT2)连接，端口二与主限流电路的第一PMOS晶体管(P1)和第二PMOS晶体管(P2)的栅极连接，并连接到主限流电路的运算放大器(OP2)的输出端，端口三与限流环路切换电路(B)的端口六和静态电流控制切换电路(C)的端口七相连接；限流环路切换电路(B)的端口四连接于主限流电路第五PMOS晶体管(P5)的漏极和第三电流源(ISET2)之间，端口五与主限流电路的运算放大器(OP2)的正极相连，端口六还与静态电流控制切换电路(C)的端口七相连；静态电流控制切换电路(C)的端口八与主限流电路的运算放大器(OP2)的端口零连接；预判断过流电路(A)包括第十一PMOS晶体管(P11)、第十二PMOS晶体管(P12)、第十三PMOS晶体管(P13)、电阻(R1)、第五电流源(I5)、第六电流源(I6)、第七电流源(I7)和第一NMOS晶体管(N1)；第十一PMOS晶体管(P11)和第十二PMOS晶体管(P12)栅极相连接，第十一PMOS晶体管(P11)栅极和漏极相连，第十一PMOS晶体管(P11)的源极和电源输入端(VIN)相连接；第五电流源(I5)和第六电流源(I6)分别连接于第十一PMOS晶体管(P11)和第十二PMOS晶体管(P12)的漏极；第十二PMOS晶体管(P12)的源极与第十三PMOS晶体管(P13)的源极相连于电阻(R1)的一端，电阻(R1)的另一端连接于电源输入端(VIN)；第十三PMOS晶体管(P13)的栅极为端口二，漏极为端口一；第一NMOS晶体管(N1)的栅极连接于第十二PMOS晶体管(P12)的漏极和第六电流源(I6)之间；第七电流源(I7)连接于第一NMOS晶体管(N1)的漏极，第一NMOS晶体管(N1)的漏极为端口三、第一NMOS晶体管(N1)的源极接地；限流环路切换电路(B)包括：反相器102、第二NMOS晶体管(N2)和第一传输门电路(101)；第一传输门电路(101)由PMOS晶体管PT1和NMOS晶体管NT1构成，PMOS晶体管PT1的漏极与NMOS晶体管NT1的源极连接为端口五，PMOS晶体管PT1的源极与NMOS晶体管NT1的漏极连接为端口四，NMOS晶体管NT1的栅极与反相器102的输入端相连；反相器102的输入端为端口六，反相器102的输出端连接于第二NMOS晶体管(N2)的栅极，同时反相器102的输出端和第二NMOS晶体管(N2)的栅极连接于PMOS晶体管PT1的栅极；第二NMOS晶体管(N2)的源极接地，第二NMOS晶体管(N2)的漏极连接于PMOS晶体管PT1的漏极和NMOS晶体管NT1的源极；静态电流控制切换电路(C)包括：反相器202、第八电流源(I8)、第三NMOS晶体管(N3)、第四NMOS晶体管(N4)、第五NMOS晶体管(N5)和第二传输门电路(201)；第八电流源(I8)与第三NMOS晶体管(N3)的漏极连接，第三NMOS晶体管(N3)、第四NMOS晶体管(N4)和第五NMOS晶体管(N5)的源极接地；第四NMOS晶体管(N4)和第五NMOS晶体管(N5)由第三NMOS晶体管(N3)镜像产生电流；第三NMOS晶体管(N3)的栅极和第四NMOS晶体管(N4)的栅极相连接；第五NMOS晶体管(N5)的栅极连接于第三NMOS晶体管(N3)的漏极和第八电流源(I8)之间；第三NMOS晶体管(N3)和第四NMOS晶体管(N4)的共栅极也连接于第三NMOS晶体管(N3)的漏极和第八电流源(I8)之间；第二传输门电路(201)由PMOS晶体管PT2和NMOS晶体管NT2构成，PMOS晶体管PT2的漏极与NMOS晶体管NT2的源极与第五NMOS晶体管(N5)的漏极相连，PMOS晶体管PT2的源极与NMOS晶体管NT2的漏极连接于第四NMOS晶体管(N4)的漏极作为端口八，NMOS晶体管NT2的栅极作为端口七和反相器202的输入端相连，PMOS晶体管PT2的栅极和反相器202的输出端相连；主限流电路包括第一PMOS晶体管(P1)、第二PMOS晶体管(P2)、第三PMOS晶体管(P3)、第四PMOS晶体管(P4)、第五PMOS晶体管(P5)、第一电流源(I1)、第二电流源(I2)、第三电流源(ISET2)、运算放大器(OP2)以及负载(LOAD2)；第一PMOS晶体管(P1)和第二PMOS晶体管(P2)栅极相连，共栅极(V2)同时连接于运算放大器(OP2)的输出端以及预判断过流电路(A)的端口二；第二PMOS晶体管(P2)的漏极(VOUT2)是电路的输出端，连接负载(LOAD2)；第三PMOS晶体管(P3)和第四PMOS晶体管(P4)同样是栅极相连接；第三PMOS晶体管(P3)和第四PMOS晶体管(P4)的源极分别连接于第一PMOS晶体管(P1)的漏极和第二PMOS晶体管(P2)的漏极；第三PMOS晶体管(P3)的源极还连接于第五PMOS晶体管(P5)的源极；第一电流源(I1)和第二电流源(I2)分别连接于第三PMOS晶体管(P3)的漏极和第四PMOS晶体管(P4)的漏极；第五PMOS晶体管(P5)的漏极与第三电流源(ISET2)共同连接于限流环路切换电路(B)的端口四，第五PMOS晶体管(P5)的栅极连接于第四PMOS晶体管(P4)和第二电流源(I2)之间；第三PMOS晶体管(P3)的栅极和漏极相连；第一PMOS晶体管和第二PMOS晶体管的源极连接于电源输入端(VIN)；运算放大器(OP2)的负极输入端与外接参考电压源(VREF2)相连。