[发明专利]一种超低功耗处理器流水线结构

摘要

一种超低功耗处理器流水线结构，属于计算机硬件设计领域，包括多级流水线单元，一个电压控制调节单元，一个计数器，一个比较器；相邻两级流水线单元之间连接有一个流水级寄存器单元；所述流水级寄存器单元为一个DL寄存器，包括一个触发器、一个锁存器、一个异或门和一个二输入选择器。本发明提供的处理器流水线结构通过改变现有流水线结构中寄存器的结构，同时增加寄存器内部检错电路和流水线外部纠错电路，打破了传统的电源管理技术中的供电电压安全限度的限制，电源电压能进一步降低，并能有效利用错误数的高低来实时有效地调节电压，这使得处理器内核的功耗能得到进一步的降低。

主权项

一种超低功耗处理器流水线结构，包括多级流水线单元，一个电压控制调节单元，一个计数器，一个比较器；相邻两级流水线单元之间连接有一个流水级寄存器单元；所述流水级寄存器单元为一个DL寄存器，包括一个触发器、一个锁存器、一个异或门和一个二输入选择器；DL寄存器中，触发器在DL寄存器时钟clk1上升沿来临时将上一级流水线单元输出的数据作为输出a传输至异或门的一个输入端，锁存器在DL寄存器时钟clk1为高电平时将上一级流水线单元输出的数据作为输出b传输至异或门的另一个输入端，二输入选择器在异或门输出信号Error作用下选择触发器的输出a或锁存器的输出b作为本级流水级寄存器单元的输出Q；当触发器的输出a和锁存器的输出b一致时，异或门输出信号Error为低电平，此时二输入选择器选择触发器的输出a作为输出并传至下一级流水线单元；当触发器的输出a和锁存器的输出b不一致时，异或门输出信号Error为高电平，此时二输入选择器选择锁存器的输出b作为输出并传至下一级流水线单元； 所述最后一级DL寄存器的异或门输出信号Error经反相处理后与整个处理器流水线结构的时钟clk相与得到DL寄存器时钟clk1；同时，最后一级的DL寄存器的异或门输出信号Error还通过所述计数器进行高电平计数，计数器在一个计数周期内的输出结果E_sample与整个处理器流水线结构的参考错误数E_ref通过所述比较器进行比较，产生比较输出结果E_diff；当E_sample>E_ref时，比较器输出结果E_diff用于所述电压控制调节单元提高处理器流水线的电源电压；当E_sample

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