[发明专利]采用8T高性能单端口位单元的高性能双端口SRAM架构有效
| 申请号： | 201310128640.6 | 申请日： | 2013-02-22 |
| 公开（公告）号： | CN103295624B | 公开（公告）日： | 2017-09-22 |
| 发明（设计）人： | M·C·乔希;P·K·热娜;L·V·霍兰 | 申请（专利权）人： | 德克萨斯仪器股份有限公司 |
| 主分类号： | G11C11/413 | 分类号： | G11C11/413 |
| 代理公司： | 北京纪凯知识产权代理有限公司11245 | 代理人： | 赵蓉民 |
| 地址： | 美国德*** | 国省代码： | 暂无信息 |
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| 摘要： | 一种8T存储位单元(90)，其接收时钟信号(42)，读地址信号(40)和写地址信号(48)。读地址锁存/时钟电路(44)接收时钟信号(42)和读地址信号(40)，且在第一时钟周期状态(104)期间开始读操作。写地址触发/时钟电路(50’)接收时钟信号(42)和写地址信号(48)，且在第二时钟周期状态(110)期间开始写操作。反相器(92)接收并反相时钟信号(42)，并且将该反相时钟信号施加至写地址触发/时钟电路(50’)。读地址锁存/时钟电路(44)在第二时钟周期状态(106)期间开始读字线预充电操作，并在第一时钟周期状态(108)期间开始写字线预充电操作。写地址触发/时钟电路(50’)还包括自由自定时器(1oose self‑timer)(154)，如果超过预定时间后时钟信号(142)还在持续，该自由自定时器结束写周期。 | ||
| 搜索关键词： | 采用 性能 端口 单元 sarm 架构 | ||
【主权项】：
一种用于连接以接收时钟信号、读地址信号和写地址信号的8T存储位单元，其包括：读字线；写字线；读地址锁存/时钟电路，其接收所述时钟信号和所述读地址信号以在第一时钟周期状态期间开始读操作；写地址触发/时钟电路，其接收所述时钟信号和所述写地址信号以在第二时钟周期状态期间开始写操作；和反相器，所述反相器用于接收和反相所述时钟信号，以及将所述反相时钟信号施加至所述写地址触发/时钟电路；其中在所述第二时钟周期状态期间，所述读地址锁存/时钟电路开始读字线预充电操作，以及在所述第一时钟周期状态期间，所述写地址触发/时钟电路开始写字线预充电操作。
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