[发明专利]非易失性存储器串行核心体系结构无效
| 申请号： | 201310136209.6 | 申请日： | 2007-11-26 |
| 公开（公告）号： | CN103219043A | 公开（公告）日： | 2013-07-24 |
| 发明（设计）人： | 金镇祺 | 申请（专利权）人： | 莫塞德技术公司 |
| 主分类号： | G11C16/24 | 分类号： | G11C16/24;G11C7/10;G11C7/12;G11C5/02 |
| 代理公司： | 北京泛华伟业知识产权代理有限公司 11280 | 代理人： | 王勇 |
| 地址： | 加拿大*** | 国省代码： | 加拿大;CA |
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| 摘要： | 本发明是非易失性存储器串行核心体系结构。一种具有用于以串行位流从至少一个存储体接收数据和提供数据到至少一个存储体的串行数据接口和串行数据路径核心的存储器系统。存储体被分为两个半部，其中每一半部分为上部扇区和下部扇区。每一扇区并行提供数据到具有集成自列译码电路的共享二维页面缓冲器。存储体内的串行到并行数据转换器从任一半部存储体耦合并行数据到串行数据路径核心。具有集成的自列译码电路的共享的二维页面缓冲器最小化了对于每一存储体的电路和芯片面积开销，并且串行数据路径核心降低了典型用于布线宽数据总线的芯片面积。因此，与具有相同密度的单个存储体的系统相比较，无需增加显著的对应芯片面积，就可以实现多个存储体系统。 | ||
| 搜索关键词： | 非易失性存储器 串行 核心 体系结构 | ||
【主权项】：
一种存储体，包括：存储器阵列，具有连接到位线和字线的存储器单元；页面缓冲器，用于在读取操作期间锁存所述位线的数据，并且并行耦合所锁存的数据到预定数量的数据线，和顺序耦合器，用于顺序耦合所述预定数量的数据线的每一个到双向串行数据线。
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