[发明专利]一种基于FPGA/CPLD的任意分数分频器实现方法在审
| 申请号： | 201310139543.7 | 申请日： | 2013-04-19 |
| 公开（公告）号： | CN103269218A | 公开（公告）日： | 2013-08-28 |
| 发明（设计）人： | 陶涛;申建广;梅雪松;许睦旬;张东升;彭志会 | 申请（专利权）人： | 西安交通大学 |
| 主分类号： | H03K23/68 | 分类号： | H03K23/68 |
| 代理公司： | 西安通大专利代理有限责任公司 61200 | 代理人： | 蔡和平 |
| 地址： | 710049 *** | 国省代码： | 陕西;61 |
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| 摘要： |
本发明公开了一种基于FPGA/CPLD的任意分数分频器实现方法，包括以下步骤：1）向Error寄存器和脉冲输出选择器输入频率为fin的时钟信号；2）当时钟信号的上升沿来时，将Error寄存器的Err值与Q进行比较，当Err值小于Q时，则不进行脉冲输出，此时Err值进行P的累加，然后继续判断Error寄存器的值Err+P-Q是否大于等于零；其中，P | ||
| 搜索关键词： | 一种 基于 fpga cpld 任意 分数 分频器 实现 方法 | ||
【主权项】：
一种基于FPGA/CPLD的任意分数分频器实现方法，其特征在于，包括以下步骤：1）信号发生器向Error寄存器和脉冲输出选择器输入频率为fin的时钟信号，并对Error寄存器进行初始化处理，得到初始化后的Error寄存器的值；2）将初始化后的Error寄存器的值分别输入到与Error寄存器相连的第一累加器和第二累加器中；3）第一累加器将其寄存的累加值P与其接收到的Error寄存器的值进行累加运算，将累加后的值Err+P输入到与其相连的MUX选择器的高电平输入端；同时第二累加器将其寄存的累加值P‑Q与其接收到的Error寄存器的值进行累加运算，将累加后的值Err+P‑Q输入到与其相连的MUX选择器的低电平输入端和MUX选择器的选择输入端，其中，P f out = P Q f in .
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