[发明专利]一种模加法器

摘要

本发明公开了一种模(2n-2k+1)加法器，包括：n位HA1阵列，n+1位HA2阵列，n-k位HA2阵列，n-k位LF前缀结构，k位LF前缀结构，n-k位CA1阵列，第一或门，第二或门，第一与门，1位反相器，n-k-2位或阵列，n-k-2位CA2阵列，第一异或门，CA2处理模块，k位CA1阵列和n位异或阵列。本发明的加法器基于LF前缀结构，并采用提前减1处理和进位修正的方法，减少了模(2n-2k+1)加法器的耗费资源，减小了所需的硬件逻辑和延时，并提高了运算速度。

主权项

1.一种模(2ⁿ-2^k+1)加法器，包括：n位HA1阵列，n+1位HA2阵列，n-k位HA2阵列，n-k位LF(Ladner and Fischer)前缀结构，k位LF前缀结构，n-k位CA1阵列，第一或门，第二或门，第一与门，1位反相器，n-k-2位或阵列，n-k-2位CA2阵列，第一异或门，CA2处理模块，k位CA1阵列和n位异或阵列；所述n位HA1阵列由n个HA1模块并列组成，所述HA1模块包括一个或门和一个同或门，所述或门的第一输入端和所述同或门的第一输入端连接在一起作为所述HA1模块的第一输入端；所述或门的第二输入端和所述同或门的第二输入端连接在一起作为所述HA1模块的第二输入端；所述或门的输出端作为所述HA1模块的第一输出端，所述同或门的输出端作为所述HA1模块的第二输出端；n个HA1模块的n个第一输出端作为所述n位HA1阵列的第一组输出端，n个HA1模块的n个第二输出端作为所述n位HA1阵列的第二组输出端；所述n+1位HA2阵列由n+1个HA2模块并列组成，所述n-k位HA2阵列由n-k个HA2模块并列组成，所述HA2模块包括一个与门和一个异或门，所述与门的第一输入端和所述异或门的第一输入端连接在一起作为所述HA2模块的第一输入端；所述与门的第二输入端和所述异或门的第二输入端连接在一起作为所述HA2模块的第二输入端；所述与门的输出端作为所述HA2模块的第一输出端，所述异或门的输出端作为所述HA2模块的第二输出端；n+1个HA2模块的n+1个第一输出端作为所述n+1位HA2阵列的第一组输出端，n+1个HA2模块的n+1个第二输出端作为所述n+1位HA2阵列的第二组输出端；n-k个HA2模块的n-k个第一输出端作为所述n-k位HA2阵列的第一组输出端，n-k个HA2模块的n-k个第二输出端作为所述n-k位HA2阵列的第二组输出端；所述n-k位CA1阵列由n-k个CA1模块并列组成，所述k位CA1阵列由k个CA1模块并列组成；所述CA1模块包括一与门和一或门，其中，所述或门的一个输入端作为所述CA1模块的第一输入端，所述与门的两个输入端分别作为所述CA1模块的第二输入端和第三输入端；所述与门的输出端与所述或门的另一个输入端相连接；所述或门的输出端作为所述CA1模块的输出端；n-k个CA1模块的n-k个第一输入端、第二输入端和第三输入端分别作为所述n-k位CA1阵列的第一组输入端、第二组输出端和第三组输入端；k个CA1模块的k个第一输入端、第二输入端和第三输入端分别作为所述k位CA1阵列的第一组输入端、第二组输出端和第三组输入端；所述n-k-2位CA2阵列由n-k-2个CA2模块并列组成，所述CA2模块包括一与门和一或门，其中，所述与门的一个输入端作为所述CA2模块的第一输入端，所述或门的两个输入端分别作为所述CA2模块的第二输入端和第三输入端；所述或门的输出端与所述与门的另一个输入端相连接；所述与门的输出端作为所述CA2模块的输出端；n-k-2个CA2模块的n-k-2个第一输入端、第二输入端和第三输入端分别作为所述n-k-2位CA2阵列的第一组输入端、第二组输出端和第三组输入端。设A和B为所述模(2ⁿ-2^k+1)加法器的输入，共有n位，分别为[n-1:0]，Y为所述模(2ⁿ-2^k+1)加法器的输出，共有n位，为[n-1:0]，其中，A[u:v]，B[u:v]和Y[u:v]分别表示A、B和Y的第v位到第u位对应的数，具体连接关系如下：所述n位HA1阵列的两个输入端分别用于输入所述模(2ⁿ-2^k+1)加法器的两个输入A和B，所述n位HA1阵列的第一组输出端输出为g'[n-1:0]，第二组输出端输出为p'[n-1:0]；所述n+1位HA2阵列的两个输入端分别用于输入所述n位HA1阵列输出g'[n-1:0]的对应位组合g'[n-1:0]#0以及所述n位HA1阵列输出p'[n-1:0]的对应位组合0#p'[n-1:0]；所述n+1位HA2阵列的第一组输出端输出为g''[n:0]，第二组输出端输出为p''[n:0]；所述n-k位HA2阵列的两个输入端分别用于输入所述n+1位HA2阵列输出g''[n:0]的对应位g''[n-1:k]以及所述n+1位HA2阵列异输出p''[n:0]的对应位p''[n:k+1]；所述n-k位HA2阵列的第一组输出端输出为g'''[n:k+1]，第二组输出端输出为p'''[n:k+1]；所述n-k位LF前缀结构的两个输入端分别用于输入所述n-k位HA2阵列的输出g'''[n:k+1]以及所述n-k位HA2阵列的输出p'''[n:k+1]，所述n-k位LF前缀结构的进位生成组输出为G[n:k+1]，传播组输出为P[n:k+1]；所述k位LF前缀结构的两个输入端分别用于输入所述n+1位HA2阵列输出g''[n:0]的对应位g''[k-1:0]以及所述n+1位HA2阵列输出p''[n:0]的对应为p''[k-1:0]；所述k位LF前缀结构的进位生成组输出为G[k-1:0]，传播组输出为P[k-1:0]；所述第一或门的两个输入端分别用于输入所述n+1位HA2阵列输出p''[n:0]的对应位p''[k]以及所述k位LF前缀结构输出G[k-1:0]的对应位G[k-1]；所述第一或门的输出为c1[k+1]；所述第二或门的两个输入端分别用于输入所述k位LF前缀结构输出G[k-1:0]的对应位G[k-1]以及所述k位LF前缀结构输出P[k-1:0]的对应位P[k-1]；所述第二或门的输出为c0[k]；所述第一与门的两个输入端分别用于输入所述n+1位HA2阵列输出p''[n:0]的对应位p''[k]和所述第二或门输出c0[k]；所述第一与门的输出为z1；所述1位反相器的输入端用于输入所述n-k位CA1阵列输出c1[n+1:k+2]的对应位c1[n+1]；所述1位反相器的输出为c[0]；所述n-k-2位或阵列的两个输入端分别用于输入所述n-k位LF前缀结构输出G[n:k+1]的对应位G[n-2:k+1]和所述第一与门输出z1的对应连接位所述n-k-2位或阵列的输出为z2[n-2:k+1]；所述n-k位CA1阵列的第一组输入端用于输入所述n-k位LF前缀结构输出G[n:k+1]，第二组输入端用于输入所述n-k位LF前缀结构输出P[n:k+1]，第三组输入端用于输入所述第一或门输出c1[k+1]的对应连接位所述n-k位CA1阵列的输出为c1[n+1:k+2]；所述n-k-2位CA2阵列的第一组输入端用于输入所述n-k位CA1阵列输出c1[n+1:k+2]的对应位c1[n-1:k+2]，第二组输入端用于输入所述n-k位CA1阵列输出c1[n+1:k+2]的对应位c1[n+1]的对应连接位第三组输入端用于所述n-k-2位或阵列的输出z2[n-2:k+1]；所述n-k-2位CA2阵列的输出为c[n-1:k+2]；所述第一异或门的两个输入端分别用于输入和所述n-k位CA1阵列输出c1[n+1:k+2]的对应位c1[n+1]和所述n+1位HA2阵列输出p''[n:0]的对应位p''[k]；所述第一异或门的输出为p'''[k]；所述CA2处理模块的第一输入端用于输入所述第一或门的输出c1[k+1]，第二输入端用于第一与门的输出z1，第三输入端用于输入所述n-k位CA1阵列输出c1[n+1:k+2]的对应位c1[n+1]；所述CA2处理模块的输出为c[k+1]；所述k位CA1阵列的第一组输入端用于输入所述k位LF前缀结构输出G[k-1:0]，第二组输入端用于所述k位LF前缀结构输出P[k-1:0]，第三组输入端用于所述1位反相器的输出c[0]的对应连接位所述k位CA1阵列的输出为c[k:1]；所述n位异或阵列的两个输入端分别用于输入所述1位反相器输出c[0]、所述k位CA1阵列输出c[k:1]、CA2处理模块输出c[k+1]、所述n-k-2位CA2阵列输出c[n-1:k+2]四项的对应的连接位c[n-1:0]以及所述n-k位HA2阵列的异或门组输出p'''[n:k+1]的对应位p'''[n-1:k+1]、所述n+1位HA2阵列异或门组输出p''[n:0]的对应位p''[k-1:0]、所述第一异或门的输出p'''[k]三项对应的连接位p'''[n-1:k+1]#p'''[k]#p''[k-1:0]；所述n位异或阵列的输出为所述模(2ⁿ-2^k+1)加法器的输出Y。