[发明专利]基于FPGA的高分辨率时间间隔产生系统

摘要

本发明提出了一种基于FPGA的高分辨率时间间隔产生系统，主要解决时间间隔信号产生分辨率低的问题。其包括上位机（4）和FPGA处理单元，FPGA处理单元中设有两个频控延迟链模块（1和2）、参考时钟产生模块（3）、数据处理模块（5）、输入脉冲信号产生模块（6）和间隔信号产生模块（7）。参考时钟产生模块产生两个参考时钟分别给两个频控延迟链模块，数据处理模块根据上位机输入的时间间隔大小分别设置两个频控延迟链模块，输入脉冲信号产生模块产生输入脉冲信号同时输入给两个频控延迟链模块，两个频控延迟链模块输出两路延迟输出脉冲信号给间隔信号产生模块产生时间间隔信号。本发明具有分辨率高和稳定性好的优点，用于时频测量。

主权项

一种高分辨率时间间隔产生系统，包括上位机和FPGA处理单元，FPGA处理单元中设有两个频控延迟链模块、参考时钟产生模块、数据处理模块、输入脉冲信号产生模块和间隔信号产生模块，其特征在于：两个频控延迟链模块（1和2），均包括一个频控延迟控制模块（8）和一个延迟链路模块（9），由频控延迟控制模块（8）的参考时钟来标定延迟链路模块（9）的每个数控延迟子单元内部每个延迟器的延迟量；参考时钟产生模块（3），用于根据系统时钟信号Sref通过FPGA内部的锁相环PLL倍频，产生频控延迟链模块（1）的参考时钟信号Fre_1和频控延迟链模块（2）的参考时钟信号Fre_2，并将信号Fre_1输出给频控延迟链模块（1）中的频控延迟控制模块（8），将信号Fre_2输出给频控延迟链模块（2）中的频控延迟控制模块（8）；上位机（4），用于把需要产生的时间间隔信号的数值Tin传递给FPGA中的数据处理模块（5）；数据处理模块（5），用于根据输入的时间间隔信号的数值Tin计算需要给第一频控延迟链模块（1）的延迟链路模块（9）中的第i个数控延迟子单元的延迟选择器配置的数值Ai，需要给第二频控延迟链模块（2）的延迟链路模块（9）中的第i个数控延迟子单元的延迟选择器配置的数值Bi，其中0≤Ai，Bi≤63，并根据计算结果分别对两个频控延迟链模块（1和2）中延迟链路模块（9）的每个数控延迟子单元的延迟选择器进行配置；输入脉冲信号产生模块（6），用于产生输入脉冲信号，并同时输出给频控延迟链模块（1）的延迟链路模块（9）和频控延迟链模块（2）的延迟链路模块（9），分别产生两路延迟输出脉冲信号；间隔信号产生模块（7），用于产生两路延迟输出脉冲信号的相对延迟间隔信号， 该相对延迟间隔信号即为需要产生的时间间隔信号Tin： T in = Σ i = 1 N ( A i tapA - B i tapB ) , 其中tapA、tapB分别表示第一频控延迟链模块（1）中频控延迟控制模块（8）的压控延迟线（83）和第二频控延迟链模块（2）中频控延迟控制模块（8）的压控延迟线（83）的每个延迟器的延迟量： tapA = 1 Fre 1 × 64 , tapB = 1 Fre _ 2 × 64 .