[发明专利]对编码器输出缓存器使用线性存储模型的装置和方法有效
| 申请号： | 201310262767.7 | 申请日： | 2008-12-05 |
| 公开（公告）号： | CN103401634B | 公开（公告）日： | 2017-04-19 |
| 发明（设计）人： | J·刘;B·帕哈;V·安雷迪 | 申请（专利权）人： | 高通股份有限公司 |
| 主分类号： | H04L1/00 | 分类号： | H04L1/00;H04L1/18 |
| 代理公司： | 上海专利商标事务所有限公司31100 | 代理人： | 亓云 |
| 地址： | 美国加利*** | 国省代码： | 暂无信息 |
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| 摘要： | 公开了用于对编码器输出缓存使用线性存储模型的装置和方法。该装置和方法通过将具有要由编码器编码的N个顺序帧的编码器操作划分为各自被指定用于单个帧传输的N个编码器操作（诸如在具有多个帧的扩展帧传输的情形中）来实施线性存储输出缓存。N个编码器操作的比特随后被顺序地缓存在编码器输出缓存器中，其中N个编码器操作中的每个经缓存编码器操作的比特从缓存器被读出到多路复用器引擎，而这N个编码器操作中的下一编码器操作的比特正被存储到编码器输出缓存器中。 | ||
| 搜索关键词： | 编码器 输出 缓存 使用 线性 存储 模型 装置 方法 | ||
【主权项】：
一种用在无线通信系统中的方法，所述方法包括：对于多个传输指派中的每个传输指派，将与所述传输指派相关联的信息组织成相应的比特流；对每个所述比特流施加相应的编码器操作以产生使用至少一帧传送的相应的经编码比特流，其中由第一编码器操作产生的第一所述经编码比特流占据N个顺序帧，且由第二编码器操作产生的第二所述经编码比特流完全包含在单个帧中；通过将所述第一编码器操作划分为N个所述第二编码器操作实施所述第一编码器操作；以及在编码器输出缓存器中顺序地缓存所述N个第二编码器操作的每个操作的所述经编码比特流，其中所述N个第二编码器操作的其中一个操作的所述经编码比特流的比特从所述编码器输出缓存器被读出到多路复用器引擎，而所述N个第二编码器操作的下一顺序编码器操作的经编码比特流的比特正被存储到所述编码器输出缓冲器中。
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