[发明专利]时钟校正电路和时钟校正方法有效
| 申请号： | 201310272085.4 | 申请日： | 2013-07-01 |
| 公开（公告）号： | CN103529904A | 公开（公告）日： | 2014-01-22 |
| 发明（设计）人： | 安川智规;河合一庆 | 申请（专利权）人： | 瑞萨电子株式会社 |
| 主分类号： | G06F1/14 | 分类号： | G06F1/14 |
| 代理公司： | 中原信达知识产权代理有限责任公司 11219 | 代理人： | 孙志湧;穆德骏 |
| 地址： | 日本神*** | 国省代码： | 日本;JP |
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| 摘要： | 本发明公开了一种时钟校正电路和时钟校正方法。一种操作时钟生成电路基于基本时钟的频率误差以及基本时钟的时钟脉冲来执行计算，并且生成通过以第一间隔校正频率误差所获得的操作时钟。校正时钟生成电路将作为由低于用于判断操作时钟的状态改变的预定义比特的比特所表示的值的低比特值转换成频率高于操作时钟的频率的第二时钟的时钟脉冲的计数，基于计数时钟脉冲的计数所需要的时间以及操作时钟的时钟脉冲来生成通过校正操作时钟所获得的校正时钟。 | ||
| 搜索关键词： | 时钟 校正 电路 方法 | ||
【主权项】：
一种时钟校正电路，包括：操作时钟生成电路，所述操作时钟生成电路基于第一时钟的时钟脉冲通过对由操作时钟的所需频率所确定的固定值进行累加来计算累加值，在由所述第一时钟确定的时刻的所述累加值中反映与所述第一时钟的频率误差相对应的误差值，当所述累加值的预定义比特改变时，改变所述操作时钟的状态，以及输出作为所述累加值的一部分的较低比特值以及由比所述预定义比特更低的比特所表示的值；以及校正时钟生成电路，所述校正时钟生成电路将所述较低比特值转换成第二时钟的时钟脉冲的计数，所述第二时钟的频率比所述操作时钟的频率更高，以及基于对所述时钟脉冲进行计数所需要的时间以及所述操作时钟的时钟脉冲来生成通过校正所述操作时钟所获得的校正时钟。
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