[发明专利]一种利用时隙仲裁节省资源开销的方法和设备

摘要

本发明公开了一种利用时隙仲裁节省资源开销的方法和设备，该方法应用于可编程逻辑阵列FPGA逻辑芯片，所述FPGA逻辑芯片包括N个处理功能完全相同的接收模块和一个调度模块SCH，N个接收模块通过各自的IF接口接收数据，并将其写入先进先出DATAQ缓存中；N个接收模块通过各自的SELECT子功能模块从DATAQ缓存每时隙读取B比特数据，并写入SCH的数据存储器BUFFER，所述BUFFER由M块RAM拼接实现，所述M块RAM顺序编号，且每块RAM划分地址空间，每块RAM的地址空间顺序编号，所述时隙由SCH的TIMERSLOT分配，周期为N；SCH通过MAC子模块从BUFFER中读取数据，对其进行处理，发送出去；所述MAC子模块每次同时读取M块RAM，每块RAM读取一个地址空间，且读取数据的M块RAM的地址空间编号相同。

主权项

一种利用时隙仲裁节省资源开销的方法，其特征在于，该方法应用于可编程逻辑阵列FPGA逻辑芯片，所述FPGA逻辑芯片包括N个处理功能完全相同的接收模块和一个调度模块SCH，所述N个接收模块顺序编号，所述接收模块包括IF接口、先进先出FIFO缓存队列DATAQ、SELECT子功能模块，所述调度模块包括时序产生器TIMERSLOT、数据存储器BUFER、MAC子模块，该方法包括以下步骤：所述N个接收模块通过各自的IF接口接收数据，并将其写入先进先出DATAQ缓存中，所述先进先出DATAQ缓存由单块静态随机存储器RAM实现，所述RAM位宽为B比特；所述N个接收模块通过各自的SELECT子功能模块从DATAQ缓存每时隙读取B比特数据，并写入调度模块SCH的数据存储器BUFFER，所述BUFFER由M块RAM拼接实现，所述M块RAM顺序编号，且每块RAM划分地址空间，每块RAM的地址空间顺序编号，所述时隙由SCH的TIMERSLOT分配，周期为N；所述调度模块通过MAC子模块从BUFFER中读取数据，对其进行处理，发送出去；所述MAC子模块每次同时读取M块RAM，每块RAM读取一个地址空间，且读取数据的M块RAM的地址空间编号相同。