[发明专利]一种用于FPGA配置的总线多宽度转换电路

摘要

一种用于FPGA配置的总线多宽度转换电路，可以完成FPGA一位、二位、四位和八位宽度配置输入的总线宽度转换。该电路包括两个模块，一个是总线位宽转换模块；另一个模块是总线位宽转换模块的控制模块。一位、二位、四位或八位的配置数据通过四输入多路器组的选择，写入到8位的第一寄存器组，第一寄存器组写满后再移入8位的第二寄存器组，最后输出到八位配置总线上进行FPGA的配置。控制模块根据输入信号的宽度，使总线位宽转换模块把一位、二位、四位或八位位宽输入转换为八位位宽输入。通过该电路FPGA可以使用一位、二位、四位或八位的端口进行配置，增大了FPGA配置端口的灵活性。

主权项

一种用于FPGA配置的总线多宽度转换电路，其特征在于：包括模式控制模块（101），四选一多路选择器组（102），第一级二选一多路选择器组（103），第一D触发器组（104），第二级二选一多路选择器组（105），第二D触发器组（106），其中：模式控制模块（101）：包括2‑4译码器（201）、3位二进制计数器（202）、可控译码器（203）、FULL_FLAG信号产生电路（204）；其中2‑4译码器（201）将外部由MOD0和MOD1两个二进制位共同标识的输入数据宽度转换为由M1、M2、M3、M4四个二进制位共同标识的输入数据宽度，所述的输入数据宽度为一位、二位、四位或者八位；3位二进制计数器（202）对外部输入的时钟信号CK进行计数，每记录8个时钟周期即清零并重新开始计数，每个计数值用三个二进制位A1、A2、A3共同标识；可控译码器（203）根据M1、M2、M3、M4、A1、A2、A3共7个二进制位的取值，产生七路信号OE，k=0,1,2，3，4，5，6，7；FULL_FLAG信号产生电路（204）将信号OE<7>延迟一个时钟周期后作为FULL_FLAG信号；所述的M1、M2、M3、M4四个二进制位送至四选一多路选择器组（102），所述的信号OE送至第一级二选一多路选择器组（103），所述的FULL_FLAG信号送至第二级二选一多路选择器组（105）；四选一多路选择器组（102）：包括八个四选一选择器，每一个四选一选择器的四个数据输入端分别对应一位、二位、四位和八位外部输入数据，外部输入数据按照从低位到高位的方式循环排列；每一个四选一选择器的选择控制端受M1、M2、M3、M4四个二进制位控制，第k个四选一选择器的输出信号为MUX0_OUT；当外部输入数据宽度为一位时，MUX0_OUT相同并为此一位数据；当外部输入数据宽度为两位时，k为偶数的MUX0_OUT输出第一位数据，k为奇数的MUX0_OUT输出第二位数据；当外部输入数据宽度为四位时，k=0,1,2,3及4,5,6,7的MUX0_OUT分别输出四位数据中的一位 数据；当外部输入数据宽度为八位时，MUX0_OUT分别对应输出八位数据中的一位数据；第一级二选一多路选择器组（103）：包括八个二选一选择器，每一个二选一选择器对应一个四选一选择器和唯一的OE信号，每一个二选一选择器的输出信号为MUX1_OUT，每一个二选一选择器的第一信号输入端对应一个MUX0_OUT信号，在OE信号的控制下，当外部输入数据宽度为一位时，MUX1_OUT分别为连续八个时钟周期的该一位数据的对应值；当外部输入数据宽度为两位时，MUX1_OUT按照序号依次分成四组分别为连续四个时钟周期的该两位数据的对应值；当外部输入数据宽度为四位时，MUX1_OUT按照序号依次分成两组分别为连续两个时钟周期的该四位数据的对应值；当外部输入数据宽度为八位时，MUX1_OUT分别为同一个时钟周期的该八位数据各位的对应值；第一D触发器组（104）：包括八个D触发器，每一个D触发器对应接收第一级二选一多路选择器组（103）输出的一路MUX1_OUT，每一个D触发器的输出同时送给第二级二选一多路选择器组（105）以及其对应的第一级二选一多路选择器组（103）中的一个二选一多路选择器的第二信号输入端；第二级二选一多路选择器组（105）：包括八个二选一选择器，每一个二选一选择器的第一信号输入端对应第一D触发器组（104）中一个D触发器的输出信号，每一个二选一选择器均受FULL_FLAG信号控制，将D触发器的输出信号送至第二D触发器组（106）；第二D触发器组（106）：包括八个D触发器，每一个D触发器对应接收第二级二选一多路选择器组（105）中的一个二选一选择器输出的信号，每一个D触发器的输出进行组合作为总线多宽度转换电路的八位输出D0～D7，同时每一个D触发器的输出同时送给第二级二选一多路选择器组（105）中对应的一个二选一多路选择器的第二信号输入端。