[发明专利]一种带防出错机制的鉴相倍频逻辑电路

摘要

本发明公开了一种带防出错机制的鉴相倍频逻辑电路，包括鉴相倍频模块、鉴相信号滤波模块和倍频信号调理模块，鉴相倍频模块包括五个D触发器，三个异或门，一个非门；鉴相信号滤波模块包括三个D触发器，三个与非门，一个异或门，该模块的输入端分别接收初始鉴相信号，时钟信号及复位信号，输出鉴相信号；倍频信号调理模块包括六个D触发器，该模块的输入端分别接收初始倍频信号、时钟信号及复位信号，输出倍频信号。本发明将初始倍频信号反向后作为鉴相信号时钟输入，有效解决D触发器错误触发问题；在鉴相倍频模块基础上结合滤波模块和调理模块，有效解决了精准信号通过鉴相倍频模块后引起的信号毛刺、时间延迟及未启动电路时不正确输出的问题。

主权项

一种带防出错机制的鉴相倍频逻辑电路，包括鉴相倍频模块，所述鉴相倍频模块包括五个D触发器、非门、三个异或门，第一D触发器和第二D触发器的输入端输入外部信号，其中第四D触发器和第五D触发器的时钟输入端接外部时钟信号，五个D触发器的使能输入端均接外部使能信号；第一D触发器输出端与第三D触发器输入端连接，第三D触发器输出端与第二异或门一个输入端连接；所述第二异或门另一个输入端与第二D触发器输出端连接；其特征在于，第一D触发器、第二D触发器和第三D触发器的时钟输入端均与非门输出端连接；所述外部信号输入第一异或门的两个输入端，所述第一异或门输出端与第三异或门的一个输入端、第四D触发器的输入端连接；所述第三异或门的另一个输入端与第五D触发器输出端连接；所述第五D触发器输入端与第四D触发器输出端连接；所述鉴相倍频模块连接有鉴相信号滤波模块和倍频信号调理模块；所述倍频信号调理模块包括依次连接的3～8个D触发器，或门输出端与所述倍频信号调理模块的第一个D触发器输入端连接，所述倍频信号调理模块中的所有D触发器的时钟输入端均与外部时钟信号相连，所述倍频信号调理模块中的所有D触发器的使能输入端均与外部使能信号相连；所述鉴相信号滤波模块包括三个D触发器、三个与非门和第四异或门，所述第二异或门输出端与所述鉴相信号滤波模块的第一个D触发器输入端连接，所述鉴相信号滤波模块的三个D触发器时钟输入端均与外部时钟信号相连，所述鉴相信号滤波模块的三个D触发器使能输入端均与外部使能信号相连；所述鉴相信号滤波模块的第三个D触发器输出端与第二与非门一个输入端连接，所述第二与非门另一个输入端与所述第四异或门输出端连接，所述第四异或门两个输入端、第一与非门两个输入端均分别并联接入所述鉴相信号滤波模块相邻的两个D触发器之间；所述第一与非门输出端、第二与非门输出端与分别第三与非门两个输入端连接。