[发明专利]一种高速并行OQPSK解调时钟的恢复系统

摘要

一种高速并行OQPSK解调时钟的恢复系统，包括并行延迟模块、并行插值计算模块、并行时钟误差提取模块、并行门限计算模块、并行插值系数产生模块。并行延迟模块对匹配滤波输出的4AR路基带数据中的4AR路并行Q路数据延迟T/2后形成新的4AR路并行Q′路数据，与原4AR路并行I路数据一起送入并行插值计算模块，得到差值后的4AR路数据送入并行时钟误差提取模块得到并行时钟误差εT，同时将差值后的并行数据进行时钟锁定指示计算、累加积分得到门限值，将εT经过并行低通滤波后送给并行插值系数产生模块，产生新的4AR路插值系数反馈给并行插值计算模块。当门限达到稳定值、时钟环路锁定后，并行插值计算模块输出数据最大值，实现时钟恢复。

主权项

1.一种高速并行OQPSK解调时钟的恢复系统，其特征在于：包括并行延迟模块、并行插值计算模块、并行时钟误差提取模块、并行门限计算模块、并行插值系数产生模块，其中：并行延迟模块：将经过匹配滤波输出的4AR路基带数据中包含的4AR路并行Q路数据延迟T/2后形成新的4AR路并行Q′路数据，将未作处理的4AR路并行I路数据，以及经过延迟处理后的4AR路并行Q′路数据一同送至并行插值计算模块；其中T为数据采样周期，4A为单个周期的采样点数，A、R为正整数；并行插值计算模块：对并行延迟模块输出的I路数据和Q路数据分别进行插值计算，对于每一路数据，将当前时刻采样点及其之前的三个采样点共计四个采样点数据组成第一组，将当前时刻采样点及其之后的三个采样点共计四个采样点数据组成第二组，每一组同时进行两个并列的Farrow结构插值，两组共四个并行Farrow结构每次得到四个点的插值结果并同时送至并行时钟误差提取模块和并行门限计算模块；并行时钟误差提取模块：对经过插值计算后输出的4AR路并行I路数据和4AR路并行Q路数据的每一路，按照以下公式计算并行时钟误差ε_T，ϵT=[Yi(m-14)+Yi(m-24)+Yi(m-34)-Yi(m+14)-Yi(m+24)-Yi(m+34)]*{Yi(m)-β[Yi(m-14)+Yi(m-24)+Yi(m-34)+Yi(m+14)+Yi(m+24)+Yi(m+34)]},]]>其中Y_i(m)为第i路的当前时刻数据，之前第一个采样点之前第二个采样点之前第三个采样点之后第一个采样点之后第二个采样点之后第三个采样点β的取值范围为0～1之间，将同一时刻的I路数据和Q路数据的时钟误差进行平均并取每一个采样周期的第一个采样点的时钟误差，总共得到R个并行时钟误差并送至并行环路滤波模块；并行门限计算模块：对经过插值计算后输出的4AR路并行I路数据和4AR路并行Q路数据的每一路，采用时钟锁定指示法计算锁定值并与预先设定的锁定门限进行比较，判断环路是否锁定；同时对并行时钟误差进行加权积分，根据积分值判断当前计算的锁定门限是否有假锁；如果没有假锁则将并行插值计算模块的输出信号作为恢复后的最终基带信号并输出；如果发现假锁，将时钟误差结果送至并行插值系数产生模块，并将并行插值计算模块所用的插值系数清零；并行插值系数产生模块：根据并行插值系数计算公式，计算得到新的Farrow结构插值系数并送至并行插值计算模块用于新的插值计算；u→=u1u2u3u4,u1(k)=uΔ(k-1)+4*W(k)u2(k)=uΔ(k-1)+3*W(k)u3(k)=uΔ(k-1)+2*W(k)u4(k)=uΔ(k-1)+1*W(k)]]>其中W(k)为第k时刻时钟误差，u_Δ(k-1)为k时刻前的时钟误差，每输入R路时钟误差，产生4AR路插值系数，并同时送给I路数据和Q路数据进行插值计算。