[发明专利]半导体器件

摘要

一种半导体器件，包括：第一处理器；第二处理器；第一延迟电路，将向第一处理器中输入的信号延迟预定义数目的周期并且向第二处理器中输入该信号；第一压缩电路，将来自第一处理器的n位宽度的信号压缩成m位宽度的信号（其中m<n）并且输出m位宽度的信号；第二压缩电路，将来自第二处理器的n位宽度压缩成m位宽度的信号并且输m位宽度的信号；第二延迟电路，将来自第一压缩器的信号延迟预定义数目的周期并且输出经延迟的信号；以及一致性比较电路，按位比较来自第二延迟电路和来自第二压缩电路的信号的对应位以校验对应位是否相互一致。

主权项

1.一种半导体器件，包括：第一处理器；第二处理器；第一延迟电路，其引入向所述第一处理器中输入的信号、将引入的信号延迟预定义数目的周期的时间段并且向所述第二处理器中输入经延迟的信号；第一压缩电路，其引入从所述第一处理器输出的n位宽度的信号并且将所述n位宽度的信号压缩成m位宽度的信号，其中m&lt;n；第二压缩电路，其引入从所述第二处理器输出的n位宽度的信号并且将所述n位宽度的信号压缩成m位宽度的信号；第二延迟电路，其引入从所述第一压缩电路输出的所述m位宽度的信号、将所述m位宽度的信号延迟所述第一延迟电路使用的所述预定义数目的周期的时间段并且输出经延迟的信号；以及一致性比较电路，其引入从所述第二延迟电路输出的所述m位宽度的信号和从所述第二压缩电路输出的所述m位宽度的信号，并且逐比特比较两个引入的信号的对应位以校验所述两个引入的信号的对应位是否相互一致；其中所述第一压缩电路和所述第二压缩电路中的每个压缩电路：将所述n位宽度的信号分解成(s+1)组，其中(s+1)代表所述组的数目；输出一组的d位宽度的信号而未改变所述d位宽度，d+s＝m；并且包括s个哈希函数电路，所述s个哈希函数电路分别将s组的信号的位宽度压缩成1位宽度，其中s代表所述哈希函数电路的数目。