[发明专利]基于FPGA可编程延时电路的数字匹配滤波电路与方法

摘要

本发明公开一种基于FPGA可编程延时电路的数字匹配滤波电路与方法，该数字匹配滤波电路中，可编程延时模块接收目标回波信号的输入并延时处理，可编程延时模块的输出与匹配处理模块的输入连接，匹配处理模块的输出与数据比较模块的输入连接，可编程延时模块包括由9个可编程延时单元与1个通路并联而成的10个通道，该9个可编程延时单元提供1ns～9ns九级依次递增的延时处理，匹配处理模块由10组相同结构的匹配滤波器并联形成用于匹配处理，数据比较模块用于对匹配处理模块的输出进行比较处理。本发明可实现可编程延时，从而利用匹配处理完成对目标回波信号的延时时间检测，检测精度可提高至1ns，从而实现精度高达纳秒级的近程目标距离检测。

主权项

一种数字匹配滤波电路，其特征在于，包括可编程延时模块、匹配处理模块及数据比较模块，所述可编程延时模块接收目标回波信号的输入并延时处理，所述可编程延时模块的输出与所述匹配处理模块的输入连接，所述匹配处理模块的输出与所述数据比较模块的输入连接，其中：所述可编程延时模块包括由9个可编程延时单元与1个通路并联而成的10个通道，所述9个可编程延时单元依次并联连接并对输入的目标回波信号提供1ns～9ns九级依次递增的延时处理，所述目标回波信号经所述可编程延时模块后输出9路延时信号以及1路未延时信号，其中：所述可编程延时单元由二选一选择器和纵向延时单元依次串联而成，所述纵向延时单元由多个基本延时单元级联而成，所述二选一选择器的一个选择输入端接纵向延时单元的输出端、且其另一个选择输入端与纵向延时单元的输入端相连，所述可编程延时模块通过布局布线方式约束在FPGA内部纵向相邻的查找表单元中，通过FPGA内部资源实现；所述匹配处理模块由10组相同结构的匹配滤波器并联形成，用于对所述9路延时信号以及1路未延时信号进行匹配处理，输出10路脉冲压缩信号；所述数据比较模块用于对所述10路脉冲压缩信号进行比较处理，选择10路脉冲压缩信号中的最优输出并输出比较结果，其中所述比较处理按照如下方式进行：1)如果10组脉冲压缩信号的峰值中仅存在一个最大值，则目标回波信号的纳秒级延时为相对应通道的延时；2)如果10组脉冲压缩信号的峰值中存在若干个最大值，则目标回波信号的纳秒级延时为该若干个最大值通道的平均延时。