[发明专利]一种高精度的正负时间间隔测量方法及装置

摘要

本发明提供一种高精度的正负时间间隔测量方法及装置，其中装置包括信号整形和测量闸门提取单元、同步和内插单元、时钟计数单元、存储单元、数据处理单元以及相互连接和相互通讯；所述信号整形和测量闸门提取单元，依据设置的触发电平，对输入信号进行比较整形，将被测信号转换成为ECL电平信号，通过ECL触发器提取被测信号对应的闸门信号；所述同步和内插单元，利用的计数时钟对两路闸门信号进行采样。采用上述方案，不仅可以实现多种类型的信号输入，而且可以支持较宽的输入动态范围；通道电路采用高速ECL器件来实现，通道带宽大，可以实现窄脉冲测量，最小可测脉冲宽度可达2.5ns，测量分辨率可以达到40ps。

主权项

一种高精度的正负时间间隔测量方法，其特征在于，包括以下步骤： 步骤1：依据输入连续波或脉冲信号的峰值和谷值来设置比较电平，通过高速比较器将输入信号转换成ECL信号，使ECL信号具有40ps左右的上升和下降沿时间； 步骤2：将ECL信号分别发送两路D型触发器的时钟端口，两路D型触发器的数据端接ECL信号的高电平，当有一个ECL信号的上升沿到来之后，D型触发器就立即输出信号为高； 步骤3：将两路D型触发器的反相输出信号发送至FPGA，当FPGA检测到两路D型触发器的反相输出信号都为低之后，经过40ns延迟，同时对两路D型触发器进行复位，将两路D型触发器的输出信号强制拉为低，此时两路D型触发器将分别输出一个脉冲信号；两路D型触发器正相输出信号为测量闸门，两路测量闸门的上升沿分别对应事件1和事件2的到达时刻，且两路测量闸门的下降沿完全重合，因此事件1和事件2之间的相对正负时间间隔可以通过对两路闸门高期间的测量时间做减法运算得到，其中参考事件对应的闸门时间为被减数； 步骤4：将测量闸门发送至同步触发器的数据端，利用计数时钟对测量闸门进行采样，得到与计数时钟同步的闸门信号，同步闸门信号分为两路，一路发送至时钟计算单元；另一路与测量闸门一同送至内插单元； 步骤5：发送至时钟计算单元的同步闸门信号，作为使能控制计数器芯片的工作；在同步闸门信号为高时，对时钟信号进行计数得到测量闸门的粗测时间值；在同步的闸门信号为低时，利用内插单元提供的锁存信号对时钟计算单元的测量值进行锁存；在FPGA中同时利用锁存信号的下降沿经延时之后产生一个复位信号，对计数器的状态进行复位； 步骤6：内插单元采用差分延迟线的方式来实现，测量闸门信号为差分信号中的一路，经逐级延迟之后送至相应触发器的数据端，每级延迟时间固定为TD1；同步闸门信号为差分信号的另一路，经逐级延迟之后送相应触发器的时钟端，每级延迟时间固定为TD2，设置延迟时间TD1比TD2大40ps； 步骤7：在内插单元中测量闸门的上升沿领先于同步闸门，领先时间为零至一个时钟周期，每经过一级延迟链之后，测量闸门的上升沿相对于同步闸门延迟40ps；设置在M级和M+1级之间时，测量闸门的上升沿与同步闸门上升沿重合，则同步闸门的上升沿到达前M级触发器的时钟端之后，前M级触发器输出都为高电平，从M+1级开始到最后一级触发器输出都为低电平； 步骤8：两路D型触发器输出信号经电平转换之后发送至FPGA，FPGA利用锁存信号作为时钟对所述内插数据进行锁存； 步骤9：同步闸门信号穿过差分延迟链之后，经ECL信号至TTL信号电平转换之后送FPGA作为锁存信号，控制计数值和内插值的锁存，利用锁存信号的下降沿锁存计数值，利用锁存信号的上升沿锁存 内插值； 步骤10：在FPGA中利用锁存信号上升沿经延时之后产生复位信号，对内插单元中各触发器的状态进行复位； 步骤11：FPGA锁存的内插数据经去毛刺和编码转换之后，转换成内插值，最小值为0、最大值为N，编码转换规则如下：从内插单元第一级延迟链开始计算输出高电平的个数，如果有连续M个高电平，转换值则为M； 步骤12：利用已知的时钟周期和每级延迟链的延迟时间代入公 式：，±TI1→2＝TG1－TG2＝IT1＋IT11－IT12－（IT2＋IT21－IT22）＝IT1＋IT11－IT2－IT21＝Tclk×（N1－N2）＋TD×（M1－M2） （式1） 其中±TI1→2表示测量事件1相对于事件2的正负时间间隔，IT1表示测量闸门1的粗测时间值，IT11表示测量闸门1对应的前沿剩余时间值，IT12表示测量闸门1对应的后沿剩余时间值，Tclk表示计数时钟周期，M1表示测量闸门1对应的前内插值，TD表示差分延迟的时间分辨率（为40ps），测量闸门2的符号定义类似，通过上述公式就可计算出需要测量的正负时间间隔值。