[发明专利]基于Perl的EDIF网表级电路的部分可测性设计系统及部分可测性设计方法

摘要

基于Perl的EDIF网表级电路的部分可测性设计系统及部分可测性设计方法，涉及数字逻辑电路可测性技术领域。为了提升电路可测性，降低可测性成本，减少由于电路可测性设计新增电路部分带来的硅片面积的消耗。系统包括预处理部分、可测性设计部分和验证部分，预处理部分用于完成对EDIF电路的转换，对具有层次设计的电路进行展开，获得便于后期处理的电路；可测性设计部分用于完成对电路的部分可测性设计过程；方法步骤：对电路进行分析和展开；对电路中使用的触发器进行分析；对电路中使用的被设计人员所选择的那部分触发器进行可测性的改造；对电路中进行可测性改造的那部分触发器进行扫描链的设计；验证修改结果。本发明方便电路的可测性设计和测试。

主权项

一种基于Perl的EDIF网表级电路的部分可测性设计系统，其特征在于：所述部分可测性设计系统包括预处理部分、可测性设计部分和验证部分；预处理部分用于完成对EDIF电路的转换，特别是对具有层次设计的电路进行展开，获得便于后期处理的电路；可测性设计部分用于完成对电路的部分可测性设计过程，该部分还用于协助可测性设计人员自动完成复杂的可测性设计工作；验证部分用于完成对设计完成后的电路进行验证；其中：预处理部分由电路展开模块和电路解析模块两部分构成；电路展开模块用于将层次化的电路结构展开成由原语单元直接描述的结构；电路解析模块用于对展开后的电路进行解析以获得展开后电路的详细结构信息；可测性设计部分由触发器分析及选择模块、触发器设计模块、扫描链设计模块和可测性电路生成模块四部分构成；触发器分析及选择模块用于分析出电路中使用的触发器的详细信息，然后将这些信息提供给可测性设计人员，由设计人员选择需要进行可测性修改的触发器，并将选择信息进行保存以供后续步骤使用；触发器设计模块用于根据上一步选择的待进行可测性修改的触发器进行修改，触发器设计模块包含有可测性触发器生成模块和触发器可测性修改模块，可测性触发器生成模块用于对不同类型的触发器生成相应的可测性触发器结构，触发器可测性修改模块用于根据上一步生成的可测性触发器结构对展开后的原电路进行相应的修改；扫描链设计模块用于根据上一步触发器设计模块输出的结果进行进一步的设计，首先由Verilog封装模块对上一步的结果进行分析和Verilog语言描述封装，留出与EDIF语言描述相同的接口，然后由扫描链连接模块按照设计人员的需求在Verilog环境中对扫描链进行连接；可测性电路生成模块对扫描链设计后的结构进行最后的包装，生成最终的可测性设计完成后的电路文件；验证部分由测试生成模块和测试验证模块构成，用于完成对可测性设计结果的正确性进行验证；首先由测试生成模块对生成相应的测试文件，然后由测试验证模块对可测性设计后的电路进行测试验证。