[发明专利]用于高速接口的时钟校准的设备和方法有效
| 申请号： | 201310562337.7 | 申请日： | 2013-11-12 |
| 公开（公告）号： | CN103809659B | 公开（公告）日： | 2018-07-13 |
| 发明（设计）人： | A·库马尔;S·辛格哈尔;V·拉坎帕尔;K·阿姆卢特拉尔 | 申请（专利权）人： | 德克萨斯仪器股份有限公司 |
| 主分类号： | G06F1/14 | 分类号： | G06F1/14 |
| 代理公司： | 北京纪凯知识产权代理有限公司 11245 | 代理人： | 赵蓉民 |
| 地址： | 美国德*** | 国省代码： | 美国;US |
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| 摘要： | 本发明涉及用于将由分别的第一和第二电路系统，例如在芯片系统上的系统中存储器控制器和DDR PHY接口使用的至少两个时钟的相位校准的设备和方法。第一电路（208）采样由第一电路系统使用的第一时钟（CK1）的相位，并且延迟电路（228）接着选择性延迟由第二电路系统（214）使用的第二时钟（CK2）并设定第二时钟的延迟时序。为节省资源和减小芯片面积，逻辑电路（212）接收第一时钟（CK1）的采样相位，确定哪个延迟时序匹配采样相位的时序，并将延迟电路（228）设定到与匹配采样相位的延迟时序对应的固定延迟时序。因此，使用较少的资源实现两个时钟（CK1，CK2）的相位校准。 | ||
| 搜索关键词： | 时序 延迟 采样相位 电路系统 相位校准 延迟电路 存储器控制器 高速接口 节省资源 时序匹配 时钟校准 芯片系统 采样 减小 匹配 电路 芯片 | ||
【主权项】：
1.一种用于将由分别的电路系统使用的至少两个时钟的相位校准的设备，所述设备包括：第一电路，其经配置采样由第一电路系统使用的第一时钟的至少一个相位；延迟电路，其经配置选择性延迟由第二电路系统使用的第二时钟，并且设定所述第二时钟的多个延迟时序中的一个或更多个；和逻辑电路，其经配置接收所述第一时钟的所述采样相位，并确定所述多个延迟时序中的哪个与所述采样相位的时序匹配，并且用所述逻辑电路将所述延迟电路设定到与匹配所述采样相位的所述多个延迟时序中的一个对应的固定延迟时序；其中所述延迟电路包括抽头延迟线，其可经配置基于源自所述逻辑电路的代码输入而增量延迟所述第二时钟；其中所述代码输入由所述逻辑电路基于所述采样的第一时钟的相位与从所述抽头延迟线输出的所述延迟的第二时钟的相位的比较确定。
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