[发明专利]嵌入式处理器的高速缓存容错机制

摘要

本发明公开了一种嵌入式处理器的高速缓存容错机制，其包括以下步骤嵌入式处理器内有指令高速缓存和数据高速缓存；指令高速缓存有一个读端口和一个写端口；写高速缓存时，写端口根据写数据总线上的数据生成奇偶校验码；读高速缓存时，读端口锁存从高速缓存读出数据和奇偶校验码，同时锁存读高速缓存的访问地址；读端口对锁存的数据生成奇偶校验码，并与读端口读出的奇偶校验码比较，如果一致，则认为没有出现错误；如果不一致，则认为高速缓存出现错误；在出现错误时，将通过异常处理方式解决数据错误；执行异常处理方式。本发明通过奇偶检验和异常处理实现错误检查和错误处理，对电路的性能影响小，增加的硬件电路少。

主权项

一种嵌入式处理器的高速缓存容错方法，其特征在于，其包括以下步骤：步骤一，嵌入式处理器内有指令高速缓存和数据高速缓存；指令高速缓存有一个读端口和一个写端口；写高速缓存时，写端口根据写数据总线上的数据生成奇偶校验码；步骤二，读高速缓存时，读端口锁存从高速缓存读出数据和奇偶校验码，同时锁存读高速缓存的访问地址；步骤三，读端口对锁存的数据生成奇偶校验码，并与读端口读出的奇偶校验码比较，如果一致，则认为没有出现错误；如果不一致，则认为高速缓存出现错误；步骤四，只有读端口检查高速缓存中的数据是否错误，在出现错误时，将通过异常处理方式解决数据错误；步骤五，执行异常处理方式；所述指令高速缓存的读端口与指令单元连接；数据高速缓存有一个可读可写端口和一个只写端口；数据高速缓存的可读可写端口与加载/存储单元连接；执行加载指令时，读数据高速缓存；执行存储指令时，写数据高速缓存；所述步骤一生成奇偶校验码时，以字节为单位，即一个字节生成一位奇偶校验码，两个字节生成两位奇偶校验码，依此类推；所述步骤四中如果指令单元读指令高速缓存出现错误，将产生指令高速缓存错误异常，异常地址为对应读指令高速缓存的地址；如果加载/存储单元执行加载指令时，数据高速缓存出现错误，将产生数据高速缓存错误异常，异常地址为加载指令的地址，同时异常现场还保存读数据高速缓存的地址；所述异常处理方式由操作人员控制；所述异常处理方式包括以下步骤：将数据出错的高速缓存块置为无效，然后退出异常处理程序，重新执行出现异常的指令；所述步骤一生成的奇偶校验码与数据总线上写数据同时写入高速缓存的数据随机存储器。